對于高速系統而言，在設計過程中對設計進行仿真分析，將信號的完整性(SI)和時序問題解決在制版之前，盡可能地保證設計的一次成功是現在設計人員普遍采用的做法。仿真分析就是在設計的過程中，由EDA工具利用輸入的器件模型數據進行分析，將成功的設計和有問題的地方直觀地反饋給設計者，設計者根據反饋信息對設計進行修改完善的過程。然而早期的高速設計者們發現，如果一塊PCB板上有上千個線網，進行基于電氣模型的仿真分析，需要太大的運算量和太多的時間，是不切實際的。為此，開發出一種新的行為級的建模方法，這種方法被稱為IBIS(I／O Buffer Information Specification)。
1 基于IBIS模型的信號完整性分析
1.1 IBIS模型和SPICE模型
　　仿真分析的基礎是器件模型，器件模型的類型主要有兩種。一種較早出現的是電氣模型，比如SPICE模型。SPICE模型試圖描述電路的實際電氣連接，開發這種模型的初始目的是為了給集成電路的設計提供一個仿真環境，目前其主要的應用場合仍在于IC的設計和驗證上。由于SPICE模型并不是為PCB的傳輸線及其它更大的結構而設計的，使用它來驗證稍大的線網就顯得不切合實際。另外，由于其要求描述電路的實際電氣連接，芯片生產廠家擔心會泄露自己的技術因而在提供模型時會不太積極。
　　另一種類型的模型就是IBIS行為模型，它描述器件在特定負載及特定封裝下的輸入輸出行為而不是其實際的電氣組成。與SPICE模型相比，IBIS模型的優勢體現在三個方面：第一，由于IBIS模型保護了內部電路的私有信息而獲得模型的芯片生產廠家的支持；第二，采用IBIS模型可以進行較快的仿真分析(比SPICE模型快25倍)，這種優勢在PCB板的密度越來越高，需要分析的關鍵線網越來越多的趨勢下變得十分重要，因此IBIS模型獲得EDA工具的支持；第三，IBIS模型易于獲得(廠家提供或自己產生)和理解，而且因為包括I／O結構的非線性特性，封裝參數及ESD結構，IBIS模型可以達到與SPICE模型相當的精度。另外IBIS模型不存在SPICE常有的不收斂問題。這些優勢使其獲得了設計者的支持。
　　由于IBIS模型的這些優勢，使其在1993年形成初樣至今短短數年就得以迅速的發展和廣泛的應用，成為信號完整性模型的國際標準。
1.2 信號完整性分析
　　所謂信號完整性分析是分析由驅動器產生的信號經導線傳輸到負載后是否完整，受干擾的程度如何。在過去的低速數字設計中，設計者主要考慮邏輯上是否正確，而不用考慮信號傳輸的完整性。連接驅動器與負載之間的銅線被認為純粹的短路線。隨著對產品高性能的不斷追求和半導體工藝的飛速發展，集成電路的速率越來越快，高速率的器件越來越普遍，信號完整性問題已成為設計者在高速數字設計中最為關心的問題。各類邏輯器件" title="邏輯器件">邏輯器件的速度如表1所示。

　　理論上當信號的傳輸時延大于信號電平轉換時延(沿速率)的20％時，連接驅動器與負載之間的銅線將被視為傳輸線而不是純粹的短路線，這時就必須關注信號的完整性。以沿速率為1ns為例，如果走線" title="走線">走線時延大于200ps，則因視為傳輸線，而200ps僅對應于1 inch的走線長度。現在沿速率為1ns的器件已十分普遍，TMS320C6701的沿速率已達到了0.6ns。因此在現在的數字設計中，信號完整性分析幾乎是不可回避的，即使采用速率稍慢的器件，如果系統組成復雜，布線過長時也必須進行信號完整性分析。
　　信號完整性問題主要源于高速驅動器陡峭的邊沿，另外阻抗不匹配及鄰近線網的電磁干擾也會損害信號的完整性。主要的信號完整性問題有：過沖和下沖，振鈴，非單調性以及串擾" title="串擾">串擾等，如圖1所示。如果不對這些信號完整性問題進行仔細的分析、檢查并加以解決，將對系統性能造成嚴重影響。信號完整性分析的目的就是在實際物理實現之前發現信號完整性問題并盡可能將其解決。

2 一個實際的高速DSP系統設計中的信號完整性仿真分析
2.1 系統的構成
　　該系統是一個雷達信號處理機，DSP選用TI公司新近推出的TMS320C6701，該DSP采用0.18μmCMOS工藝制造，時鐘速率高達167MHz，驅動器的沿速率為0.6ns。系統由兩片TMS320C6701構成，每個DSP都配置各自的高速同步存儲器(167MHz的SBSRAM)和異步存儲器，同步存儲器和異步存儲器之間的總線用驅動器隔離。兩個DSP之間有兩種交換數據的途徑：一種是通過高速同步通訊口互連；另一種是通過FIFO進行數據交換。采用高速的CPLD完成譯碼和其它控制。兩片高精度16位AD用于雷達信號的采集，一片高精度16位DA用于處理后信號的輸出，AD和DA通過FIFO與各自的DSP相連。系統工作時鐘的設計要求為160MHz，其高速數字部分的主要構成示意如圖2。

　　該系統由435個元器件組成，線網達到4419個。系統中不僅有許多高速純數字器件，還有對干擾十分敏感的數模混合器件和模擬器件。
　　系統包括7種電源網絡，數字網絡：1.8V、3.3V、5V及DGND，模擬網絡：＋5V、－5V及AGND。PCB采用8層設計：4層信號層和4層電源層。
2.2仿真分析前的準備工作
2.2.1 EDA工具的選擇
　　EDA工具包括原理圖及PCB的制作和信號仿真分析兩個部分。一般來說，這兩個部分是相對獨立的軟件。對于高速設計而言，首先要選擇一個好的信號仿真分析工具。有的信號仿真分析工具是基于IBIS模型的，有的是基于其它模型比如SPICE模型的；有的基于IBIS模型的工具的仿真分析功能不完全；另外，信號仿真分析工具與所用的原理圖及PCB的制作工具之間是否有良好的接口關系也是必須考慮的因素。
　　本設計采用的原理圖及PCB的制作工具是Mentor Graphics公司的BoardStation、仿真分析也采用該公司出品的ICX。ICX是一個功能強大的基于IBIS模型的EDA工具，由布局器、仿真器、優化器及綜合器等模塊組成。布局器完成布局及布局分析；仿真器完成全功能的信號完整性分析和時序分析，分析可以在布線之前進行(pre＿simulation)，也可以在布線之后進行(post＿simulation)；優化器可以根據設計要求進行布局的優化、拓撲結構的優化、走線的優化及不同類型邏輯器件的優化選擇；綜合器則可以在設計規則的驅動下完成自動布線。
2.2.2 IBIS模型的獲取和驗證
　　由于器件模型是仿真分析的基礎，因此在進行仿真分析之前必須將設計中所用到器件的IBIS模型準備好。器件的IBIS模型主要來自器件的生產廠家，從EDA工具廠家也可以獲得一部分通用器件的IBIS模型。隨著上述IBIS模型的優勢獲得廣泛的認識，器件IBIS模型的獲得變得越來越容易。對于那些實在找不到的IBIS模型，也可以通過一定方法自己生成。
　　器件模型的好壞直接決定仿真結論的可信程度，因此，在使用獲得的IBIS模型進行仿真分析之前，必須驗證IBIS模型的好壞。借助專門的工具可以進行模型的驗證。一般來說，器件生產廠家和專業EDA廠家提供的IBIS模型可信度比較高。
2.2.3 關鍵線網的劃分
　　對于復雜的設計，線網的數量可能高達數千個。為了縮短設計周期，在仿真分析之前應對設計中的關鍵與非關鍵線網進行劃分。劃分的原則主要是根據器件驅動器沿速率的高低和工作頻率的高低；對時延敏感的線網，比如時鐘信號，對曲線要求高的線網，比如FIFO的讀寫信號，即使速率不高，也應視為關鍵線網；另外，對于非高速線網，如果因為系統復雜而造成拓撲結構不好、走線過長，也應該作必要的仿真分析。
　　在本設計中，高速器件有：數字信號處理器TMS320C6701、133M SBSRAM GVT7118G36、高速CPLD EPM7128STC－6、高速總線驅動器和緩沖器SN74LVT162244、SN74LVT162245及SN74LVT125，這些器件的線網構成了本設計的高速線網，如圖2所示。另外，AD和DA的讀寫時鐘，FIFO的讀寫信號等其它一些信號也被視為關鍵線網。
2.3 不同階段的仿真分析
　　ICX工具提供布線之前pre＿simulation和布線之后的post＿simulation。在原理圖完成之后即可進行pre＿simulation，此階段的仿真分析主要是通過布線之前的信號完整性分析(不包括串擾)，對布局進行指導，對邏輯器件的類型進行選擇，決定那些信號需要端接，采用何種端接方法及端接電阻的阻值大小。
　　在pre＿simulation指導完成布局布線之后，還可能存在一些信號完整性問題，相鄰線網之間的串擾(pre＿simulation沒有考慮)是造成這些問題的主要原因。采用post＿simulation功能再對完成布線后的設計進行進一步的仿真分析，此階段的分析考慮了串擾在內的幾乎所有的實際因素。根據post＿simulation的仿真結果對設計在布線、線間距、端接位置和端接值等方面要做精細地調整，將信號完整性問題減小到可接受的范圍之內。
2.4 通過仿真分析對設計進行修改
　　在設計中采用高速器件會產生許多邏輯分析難以解決的信號完整性問題，采用基于IBIS模型的信號完整性仿真分析能夠將各種信號完整性問題發生的所在、程度等信息方便直觀地提供給設計者。設計者據此對有問題的地方進行修改，再對修改后的設計進行仿真分析，對修改的效果進行驗證，有時需要重復多次這個過程才能獲得令人滿意的結果。
　　在本設計中，首次進行仿真分析時暴露出許多嚴重的信號完整性問題，比如，過高的過沖和下沖，嚴重的振鈴，非單調邊沿以及過大的串擾等。通過在驅動端添加不同阻值的串聯端接、在負載端添加不同阻值的并聯端接、調整端接的位置、修改走線的拓撲結構、調整板層間的介質厚度甚至更換邏輯器件的類型等方法進行反復的修改與仿真驗證，最終將各種信號完整性問題限制在可接受的范圍之內。
　　圖3給出工作頻率為100MHz時DSP1數據線D8在驅動端添加33Ω的串聯端接前后信號完整性分析的不同結果；圖4給出工作頻率為100MHz時DSP1數據線D8在減小一些板層之間的介質厚度前后串擾的不同結果。
　　對高速、復雜的數字系統而言，基于IBIS模型的信號完整性仿真分析是設計中的得力助手。特別是對于在設計中第一次采用沒有設計經驗的高速器件的情況下，仿真分析顯得尤為重要。在本設計中，借助于基于IBIS模型的信號完整性仿真分析，解決了許多信號完整性問題，制版后調試一次成功，避免了因信號完整性問題可能會帶來的重復制版，縮短了設計周期。

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參考文獻
1 Ravender Goyal.Managing Signal Integrity.IEEE Spec－trum、 March、 1994:54～58
2 Bob Ross.IBIS Models for Signal Integrity Applications. EE Times、 Sep.2、 1996:38～43
3 Mentor Graphics Corporation.High Speed System Design Consulting.datasheet、1998(