文獻標識碼： A
DOI：10.16157/j.issn.0258-7998.209804
中文引用格式： 林楷智，宗艷艷，孫龍，等. 12 V電源平面對DDR4信號的影響[J].電子技術應用，2020，46(8)：68-71，76.
英文引用格式： Lin Kaizhi，Zong Yanyan，Sun Long，et al. Analysis of the effect of 12 V power plane on DDR4 signal[J]. Application of Electronic Technique，2020，46(8)：68-71，76.
0 引言
隨著互聯網的高速發展，近年來人工智能以及云服務成為互聯網主要熱門方向。信號的頻率以吉赫茲為單位，數據的傳輸速率要求越來越高，數據的存儲需要更大容量的內存，數據的處理需要計算能力更強的CPU、GPU，這對服務器研發來說是一個巨大的考驗。與傳統個人計算機不同的是，服務器具有更高的穩定性、更強的計算力、更強的擴展性、更強的協同工作能力等。這樣就對讀取和存儲數據的DDR總線提出了更高要求。
存儲系統是高性能服務器的重要的數據存儲中心，對系統的性能有決定性的影響。為了滿足云計算的高帶寬數據讀取存儲的需求，DDR信號的主頻率不斷提高，信號的上升沿及下降沿的時間間隔越來越短，主板上同層并行的DDR傳輸線密度越來越大，DDR傳輸線與其他平面層間隔甚至要比同層走線的間隔要小很多。根據電磁場理論，當信號線的間距較小時會發生邊緣場的耦合，從而表現出一根信號線的能量耦合到鄰近信號線上的現象，業界將其稱之為串擾。串擾可能導致數據傳輸丟失和傳輸錯誤，或者更嚴重的電路誤觸發現象，此時服務器系統就無法正常工作。DDR4模塊作為服務器系統最重要的存儲部分，控制DDR4信號的串擾是至關重要的。
因此，如何減小信號的串擾已經成為服務器研發的研究熱點。張海濤等人研究了高頻信號的回流和電源層的設計，結合仿真實驗給出減小串擾的疊層設計[1]。嚴錦榮等人研究了DDR4的碼間干擾以及串擾問題，提出了一種既定數據率下的通道誤碼率眼圖的求解方法，具有重要的實用價值[2]。王懷亮等人利用鏈路統計分析算法實現了DDR4數據誤碼率眼圖的預測，能夠快速有效地預測串擾對DQ數據誤碼率眼圖的影響[3]。周子翔等人詳細介紹了DDR4信號總線的信號完整性因素，包括DDR4的串擾，對DDR4的眼圖有很深刻的研究[4]。孔慶亮等人從DDR4實際布局布線出發，介紹了DDR4布局布線方面的部分關鍵點及注意事項，對DDR4傳輸線的布局有很大幫助[5]。本文主要是用Cadence軟件研究當DDR4傳輸線遠端參考12 V電源平面層時，對DDR4傳輸線的影響。結果表明，當DDR4信號遠端直接參考12 V電源平面層時，會在DDR4傳輸線上產生超過10 mV的串擾噪聲；加地層屏蔽后，DDR4傳輸線上幾乎檢測不到串擾噪聲。
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作者信息:
林楷智，宗艷艷，孫 龍，田民政，馬駿馳
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