頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發(fā)的現(xiàn)場可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯誤或問題，設(shè)備可以在那里重新編程。 最新資訊 解讀UltraScale+ Xilinx在16nm繼續(xù)領(lǐng)先一代的奧義所在 時至今日，相信已經(jīng)沒有任何人能否認(rèn)Xilinx在FPGA領(lǐng)域的霸主地位。尤其是近年來，Xilinx通過不斷創(chuàng)新，大幅提高系統(tǒng)級性能，降低功耗，節(jié)約物料成本，在28nm 和 20nm 持續(xù)領(lǐng)先，為客戶提供領(lǐng)先競爭對手一代的價(jià)值。 發(fā)表于：2/27/2015 微軟黑科技：圖像識別系統(tǒng)錯誤率已低于人類 微軟最近公布了一篇關(guān)于圖像識別的研究論文，在一項(xiàng)圖像識別的基準(zhǔn)測試中，電腦系統(tǒng)識別能力已經(jīng)超越了人類。人類在歸類數(shù)據(jù)庫ImageNet中的圖像時錯誤率為5.1%，而微軟研究小組的這個深度學(xué)習(xí)系統(tǒng)可以達(dá)到4.94%的錯誤率。 發(fā)表于：2/16/2015 FPGA精華資源集錦 FPGA的應(yīng)用早就突破了傳統(tǒng)的數(shù)據(jù)采集、接口邏輯等領(lǐng)域，不斷向新興市場滲透。在通信、消費(fèi)類、嵌入式等領(lǐng)域FPGA行使DSP職能，通過嵌入處理器核取代MCU一些應(yīng)用，F(xiàn)PGA未來發(fā)展空間難以想象。 發(fā)表于：2/14/2015 基于FPGA的跨時鐘域信號處理——亞穩(wěn)態(tài) 在特權(quán)的上篇博文《基于FPGA的跨時鐘域信號處理——專用握手信號》中提出了使用專門的握手信號達(dá)到異步時鐘域數(shù)據(jù)的可靠傳輸。列舉了一個簡單的由請求信號req、數(shù)據(jù)信號data、應(yīng)答信號ack組成的簡單握手機(jī)制。riple兄更是提出了req和ack這兩個直接的跨時鐘域信號在被另一個時鐘域的寄存器同步時的亞穩(wěn)態(tài)問題。這個問題估計(jì)是整個異步通信中最值得探討和關(guān)注的。 發(fā)表于：2/12/2015 基于FPGA的實(shí)時視頻縮放算法設(shè)計(jì)實(shí)現(xiàn) 摘 要： 通過權(quán)衡幾種線性插值算法的顯示效果和硬件可實(shí)現(xiàn)性，選擇用雙線性插值算法實(shí)現(xiàn)視頻縮放，并在FPGA平臺上以RAM_FIFO架構(gòu)作為該算法硬件實(shí)現(xiàn)的核心思想，設(shè)計(jì)主要包括數(shù)據(jù)緩存模塊、系數(shù)產(chǎn)生模塊以及整體控制模塊。結(jié)果表明，該設(shè)計(jì)能夠?qū)崿F(xiàn)任意比例縮放，系統(tǒng)頻率高，實(shí)時性好，縮放后顯示清晰穩(wěn)定，能夠滿足實(shí)際工程的應(yīng)用要求。 發(fā)表于：2/11/2015 零基礎(chǔ)教你學(xué)FPGA之Verilog語法基礎(chǔ)(下) (1)任務(wù)具有多個輸入、輸入/輸出和輸出變量，在任務(wù)重可以使用延遲、事件和時序控制結(jié)構(gòu)，在任務(wù)重可以調(diào)用其它任務(wù)和函數(shù)。與任務(wù)不同，函 數(shù)具有返回值，而且至少要有一個輸入變量，而且在函數(shù)中不能使用延遲、事件和時序控制結(jié)構(gòu)，函數(shù)可以條用函數(shù)，但是不能調(diào)用任務(wù)。 發(fā)表于：2/9/2015 零基礎(chǔ)教你學(xué)FPGA之Verilog語法基礎(chǔ)(中) 順序快就好比C語言里的大括號“{ }”，在Verilog語法中，用begin…end代替。這里只需要知道，在begin…end中間的語句是順序執(zhí)行的就行了。 發(fā)表于：2/9/2015 零基礎(chǔ)教你學(xué)FPGA之Verilog語法基礎(chǔ)(上) 這幾天復(fù)習(xí)了一下Verilog的語法知識，就借此寫寫我對這些東西的想法吧。感覺呢，是和C語言差不多，具有C語言基礎(chǔ)的朋友學(xué)起來應(yīng)該沒什么問題，和C語言相同的地方就不說了吧，重點(diǎn)說一下不同點(diǎn)吧。 發(fā)表于：2/9/2015 基于FPGA的跨時鐘域信號處理——專用握手信號 在邏輯設(shè)計(jì)領(lǐng)域，只涉及單個時鐘域的設(shè)計(jì)并不多。尤其對于一些復(fù)雜的應(yīng)用，F(xiàn)PGA往往需要和多個時鐘域的信號進(jìn)行通信。異步時鐘域所涉及的兩個時鐘之間可能存在相位差，也可能沒有任何頻率關(guān)系，即通常所說的不同頻不同相。 發(fā)表于：2/7/2015 利用PowerPC對多片F(xiàn)PGA并行配置的設(shè)計(jì)與實(shí)現(xiàn) 為了克服JTAG等常用FPGA配置方式存在的下載速度慢等缺點(diǎn)，設(shè)計(jì)了一種利用PowerPC對多片F(xiàn)PGA進(jìn)行并行配置的方案。借助PowerPC通用輸入/輸出口產(chǎn)生控制邏輯，利用其本地總線并行下載配置數(shù)據(jù)。該方案可以選擇8 bit、16 bit以及32 bit位寬下載方式，依次實(shí)現(xiàn)對多片F(xiàn)PGA的并行配置。經(jīng)實(shí)測，利用JTAG口對XC6VSX475T芯片進(jìn)行配置需要48 s，而采用本方案可將配置時間縮短至1 s左右，大大縮短了配置時間。 發(fā)表于：2/6/2015 ?…197198199200201202203204205206…?
