近日，西安電子科技大學郝躍院士團隊劉艷教授和羅拯東副教授在超陡垂直晶體管器件研究方面取得重要進展，相關研究成果以“Steep-Slope Vertical-Transport Transistors Built from sub-5 nm Thin van der Waals Heterostructures”為題發表于《自然?通訊》。該工作報道一種新型晶體管器件技術，將電阻閾值開關與垂直晶體管進行集成，實現了兼具超陡亞閾值擺幅與高集成密度潛力的垂直溝道晶體管，電流開關比超過8個數量級且室溫亞60mV/dec電流范圍超過6個數量級，為后摩爾時代高性能晶體管技術提供了一種新的器件方案。
隨著集成電路制造工藝下探亞5納米技術節點，傳統的晶體管尺寸微縮路線無法像過去一樣使能“器件-芯片”性能提升與成本控制。在此背景下，學術界與工業界近年來提出多種創新器件技術，以期克服常規MOSFET的技術局限。其中，三星、IBM、歐洲微電子中心（IMEC）等國際研發機構推出了垂直輸運場效應晶體管（vertical-transport field-effect transistor, VTFET）器件技術。通過將電流方向從傳統MOSFET的平面方向轉換為垂直方向，該器件結構有望在芯片上垂直構造晶體管，從而大幅降低器件占有空間，提高集成密度。
受此啟發，西電研究團隊采用超薄二維異質結構造VTFET半導體溝道并與電阻閾值開關（TS）垂直集成，實現超陡垂直晶體管（TS-VTFET）。這一器件技術借助超薄二維半導體出色的靜電調控，大幅提升器件柵控能力；同時，借助電阻閾值開關的電壓控制“絕緣-導電”相變特性，該器件的室溫亞閾值擺幅達到1.52mV/dec，遠低于常規MOSFET室溫亞閾值擺幅高于60mV/dec的理論極限。此外，在發表的概念驗證工作中，研究團隊制備的超陡垂直晶體管表現出強大性能，包括電流開關比高于8個數量級、亞60mV/dec電流區間超過6個數量級、漏電流小于10fA等，為后摩爾時代高性能低功耗晶體管技術提供了一種新的方案。
