在現代IC設計中，特別是在模塊與外圍芯片的通信設計中，多時鐘域的情況不可避免。當數據從一個時鐘域傳遞到另一個域，并且目標時鐘域與源時鐘域不相關時，這些域中的動作是不相關的，從而消除了同步操作的可能性，并使系統重復地進入亞穩定狀態^[1]。在有大量的數據需要進行跨時鐘域傳輸且對數據傳輸速度要求比較高的場合，異步FIFO是一種簡單、快捷的解決方案。
　　異步FIFO用一種時鐘寫入數據，而用另外一種時鐘讀出數據。讀寫指針的變化動作由不同的時鐘產生。因此，對FIFO空或滿的判斷是跨時鐘域的。如何根據異步的指針信號產生正確的空、滿標志，是異步FIFO設計成敗的關鍵。本文提出一種新穎的異步FIFO設計方案，它通過先比較讀寫地址并結合象限檢測法產生異步的空/滿標志，再把異步的空/滿標志同步到相應的時鐘域。通過仿真驗證" title="仿真驗證">仿真驗證，該方法是穩定有效的。
1 異步信號傳輸問題的分析
　　在一個ASIC或FPGA庫中，每種觸發器都有時序要求。對于使用上升沿" title="上升沿">上升沿觸發的觸發器來說，建立時間(Setup Time)是在時鐘上升沿到來之前，觸發器數據保持穩定的最小時間；而保持時間(Hold Time)是在時鐘上升沿到來之后，觸發器數據還應該保持的最小時間^[2]。如圖1所示，在時鐘上升沿前后的這個窗口內數據應該保持不變，否則會使觸發器工作在一個不確定的狀態，即亞穩態。當觸發器處于亞穩態，且處于亞穩態的時間超過了一個時鐘周期時，這種不確定的狀態將會影響到下一級的觸發器，最終導致連鎖反應，從而使整個系統功能失常。當一個信號跨越某個時鐘域時，對新時鐘域的電路來說它就是一個異步信號。由于異步信號之間的時序是毫無關系的，因此必然存在Setup Time/Hold Time沖突。為了避免亞穩態問題，采用如圖2所示的雙鎖存器" title="鎖存器">鎖存器法^[3]，即在一個信號進入另一個時鐘域前，將該信號用兩個鎖存器連續鎖存兩次，最后得到的采樣結果就可以消除亞穩態。

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　　消除亞穩態只是保證了信號電平的穩定，要在不同時鐘域中準確傳輸數據還需要一個接口電路。異步FIFO就是一種不同時鐘域之間傳遞多位數據的常用方法。
2 異步FIFO設計
　　異步FIFO是一種先進先出電路，用在需要實時數據接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數據傳輸。主要由雙口存儲器、讀地址產生邏輯、寫地址產生邏輯、空/滿標志產生邏輯四部分構成。圖3是一種常用的異步FIFO設計方案，其中，讀地址(rptr)和空標志(rempty)由讀時鐘(rclk)產生，而寫地址(wptr)和滿標志(wfull)由寫時鐘(wclk)產生。把寫地址與讀地址相互比較以產生空/滿標志。由于讀寫地址的變化由不同的時鐘產生，所以對FIFO空或滿的判斷是跨時鐘域的。如何避免異步傳輸帶來的亞穩態以及正確地產生空/滿標志是設計異步FIFO的難點。

2.1 讀寫地址產生邏輯
　　讀寫地址線一般有多位，如果在不同的時鐘域內直接同步二進制碼的地址指針，則有可能產生亞穩態。例如，讀指針從011變化到100時，所有位都要變化，讀指針的每一位在讀時鐘的作用下，跳變不一致，即產生毛刺。如果寫時鐘恰好在讀指針的變化時刻采樣，得到的采樣信號可能是000～111中的任何一個，從而導致空/滿信號判斷錯誤。由實踐可知，同步多個異步輸入信號出現亞穩態的概率遠遠大于同步一個異步信號的概率^[3]。解決這一問題的有效方法是采用格雷碼" title="格雷碼">格雷碼。格雷碼的主要特點是相鄰的兩個編碼之間只有一位變化。圖4是格雷碼產生的邏輯框圖。在讀使能或寫使能信號有效、并且空/滿標志無效的情況下，讀寫指針開始累加，進行FIFO讀或寫操作。二進制碼與格雷碼的轉換是一個“異或”運算：gnext=(bnext>>1)^bnext。格雷碼gnext經寄存器輸出格雷碼指針ptr。這種方法采用了兩組寄存器，雖然面積較大，但是有助于提高系統的工作頻率。
2.2 空/滿標志產生邏輯
　　正確地產生空/滿標志是設計任何類型FIFO的關鍵點?？?滿標志產生的原則是：寫滿而不溢出，能讀空而不多讀。傳統的異步FIFO把讀寫地址信號同步后再進行同步比較以產生空滿標志，由于讀寫地址的每一位都需要兩級同步電路，大量使用寄存器必然要占用很大的面積。這種方法不適合設計大容量的FIFO。當讀、寫指針相等也就是指向同一個內存位置時，FIFO可能處于滿或空兩種狀態，必須區分FIFO是處于空狀態還是滿狀態。傳統的做法是把讀、寫地址寄存器擴展一位，最高位設為狀態位，其余低位作為地址位。當讀寫指針的地址位和狀態位全部吻合時，FIFO處于空狀態；當讀寫指針的地址位相同而狀態位相反時， FIFO處于滿狀態。傳統的異步FIFO工作頻率低、面積大。下面將介紹一種產生空/滿標志的新方法。

　　通過異步比較讀寫指針ptr以及讀寫指針的最高兩位進行判斷，產生兩個異步的空/滿標志信號(aempty/afull)送入讀寫模塊進行同步，最后向外部輸出兩個同步的空/滿信號(rempty/wfull)。空/滿信號的產生過程：如圖5所示，對于深度是2ⁿ的異步FIFO，按照其讀指針rptr[n:0]和寫指針wptr[n:0]最高兩位的不同取值，可把地址空間分為四個像限^[4]。當寫指針比讀指針落后一個像限時，意味著寫指針即將從后面追上讀指針，FIFO處于“可能將滿”狀態，在圖6所示的空滿信號產生邏輯框圖中聲明一個direction信號并把它置為1；當讀寫指針完全相等并且direction為1時，則FIFO處于滿狀態并且把滿信號afull置為0(低電平有效)；當讀指針比寫指針落后一個像限時，意味著讀指針即將追上寫指針，FIFO處于“可能將空”狀態，或者當寫操作復位信號wrst有效時，再進行讀操作，則FIFO也處于“可能將空”狀態，此時把direction信號置為0；當讀寫指針完全相等并且direction為0時，則FIFO處于空狀態，空標志信號aempty置為0。

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　　讀寫地址異步相比較產生低電平有效的空/滿標志，其中異步滿信號(afull)要同步到寫時鐘域(wclk)，異步空信號(aempty)要同步到讀時鐘域(rclk)，以消除亞穩態的影響，并向外界輸出同步的空/滿信號。下面以滿信號(wfull)為例說明同步信號的產生過程：滿信號afull是因為寫地址追上了讀地址并比讀地址多循環一次所產生，此時不能再向FIFO中寫入數據，否則會造成FIFO寫溢出。由于寫地址(wptr)的變化產生FIFO滿標志afull，即afull的下降沿與wptr同屬于寫時鐘域。當讀地址增加時，表明已經從FIFO中讀走了一個數據，afull由有效的低電平變為無效的高電平，即afull的上升沿與rptr同屬于讀時鐘域?？梢姡琣full由高變低與寫時鐘(wclk)同步，而由低變高則與讀時鐘(rclk)同步。由于滿標志afull只影響FIFO的寫入，故將其同步到寫時鐘域。如圖6所示，采用雙鎖存器法將afull過渡到寫時鐘域，最后得到的滿信號wfull就屬于寫時鐘域。同理可以得到空標志信號rempty。用Verilog代碼實現如下：
　　wire dirset=~((wptr[n]^rptr[n-1]) & ~(wptr[n-1]^rptr[n]));
　　wire dirrst=~((~(wptr[n]^rptr[n-1]) & (wptr[n-1]^rptr[n])) |~wrst);
　　always @(posedge high or negedge dirset or negedge dirrst)
　　if (!dirrst) direction <= 1′b0;
　　else if (!dirset) direction <= 1′b1;
　　else direction <= high;
　　assign aempty=~((wptr==rptr) && !direction);
　　assign afull=~((wptr==rptr) && direction);
　　always @(posedge rclk or negedge aempty)
　　if (!aempty) {rempty,rempty2} <= 2′b11;
　　else {rempty,rempty2} <= {rempty2,~aempty};
　　always @(posedge wclk or negedge afull)
　　if (!afull) {wfull,wfull2} <= 2′b11;
　　else {wfull,wfull2} <= {wfull2,~afull };
　　異步比較法的關鍵是用異步比較結果的信號的下降沿作為最終比較結果的復位信號，而其上升沿則用傳統的雙鎖存器法進行同步^[5]。最終得到的信號的上升沿與下降沿都屬于同一個時鐘域。與傳統的先將地址信號同步再進行同步比較的方法相比，異步比較法避免了使用大量的同步寄存器，而效率則更高，實現也更簡單。
2.3 保守的空/滿標志
　　設計中FIFO空/滿標志的設置是保守的，即FIFO空/滿標志的置位是立即有效的，而其失效則是在一段時間之后。例如一旦讀指針追上寫指針，就會立即聲明一個低電平有效的異步空信號aempty。此信號會立即把圖6所示的set觸發器置位，使觸發器輸出為1，即向外部輸出同步的空信號rempty，并且保證了FIFO一旦為空，讀指針就不增加，避免了FIFO的讀溢出。當寫地址增加時，表明FIFO已經非空，空標志aempty由低變高，此時可以進行安全的讀操作。aempty信號的失效與寫時鐘同步?？招盘杛empty是在讀時鐘域中同步aempty信號得到的。由于同步器使用了兩個觸發器，因此空信號rempty的失效要經過至少兩個時鐘周期的延遲。所以，空信號的聲明是及時的，而空信號的失效是保守的。也就是說，雖然FIFO已經非空了，但是空信號rempty要經過幾個周期的延遲才能變為無效。滿信號也有類似的情況。
　　雖然空/滿標志的設置是保守的，但這并不影響FIFO功能的正確性,經驗證保守的空/滿標志能夠滿足FIFO的設計要求。
3 仿真驗證和綜合
　　根據以上分析，以深度為16、數據寬度為8位的異步FIFO為例，用Verilog HDL編寫了各個模塊，并采用Synopsys公司的仿真工具VCS進行了仿真驗證。設寫時鐘(wclk)周期為100MHz,讀時鐘(rclk)周期為133MHz，FIFO寫、讀時序仿真結果分別如圖7、圖8所示。當FIFO寫滿時，滿標志wfull馬上由0變1，禁止寫數據并且寫地址也不再增加，FIFO只讀不寫；當FIFO讀空時，空標志rempty馬上由0變1，禁止讀數據并且讀地址也不再增加，FIFO只寫不讀?？?滿信號的變化情況滿足設計要求。

　　仿真驗證通過后，采用Synopsys公司的Design Compiler工具進行綜合。把采用異步比較法設計的FIFO與傳統的先將地址信號同步再進行比較設計的FIFO相比較，在中芯國際0.35μm庫上DC綜合結果如表1所示?？梢娤鄬τ趥鹘y的異步FIFO，改進后的異步FIFO電路速度快、面積小，從而降低了功耗，提高了系統的穩定性。