從計算機行業的早期開始，芯片設計人員就對晶體管數量的需求永無止境。英特爾于1971年推出了具有2,300個晶體管的4004微處理器，激發了微處理器革命；到了今天，主流CPU已有數百億的晶體管。

在過去多年的發展中，技術的變革在于——如何將更高的晶體管預算轉化為更好的芯片和系統。在 2000 年代初期的丹納德微縮時代，縮小的晶體管推動了芯片功率（Power）、性能（Performance）和面積成本（Area-cost）即PPAC的同步改進。設計人員可以提高單核CPU的運行速度，以加速現有軟件應用程序的性能，同時保持合理的功耗和熱量。當無法在不產生過多熱量的情況下將單核芯片推向更高速度時，丹納德微縮就結束了。而導致的結果就是——功率（下圖中的橙色線）和頻率（下圖中的綠色線）改進也都停止了。

新的架構

如上圖所示，設計人員使用越來越多的晶體管來添加CPU內核（上圖中黑色線）以及并行化的軟件應用程序，以使計算工作負載能夠跨越更多的內核劃分。最終，并行性達到了阿姆達爾微縮的極限（上圖藍色線），業界使用越來越多的晶體管來整合GPU和TPU。這些GPU和TPU繼續隨著核心數量的增加而擴展，從而加速了3D圖形和機器學習算法等工作負載。今天，我們正處于一個以新架構為特征的時代——運算性能取決于內核和加速器，并由增加的晶體管預算和更大的芯片尺寸來驅動。但是，正如我將在本博客后面解釋的那樣，新的限制正在步步逼近。

EUV來了，現在怎么辦？

EUV光刻技術已經到來，這使得在芯片上打印更小的晶體管特征和布線成為可能。但這些從業者也面臨新的挑戰。在國際電子器件會議（IEDM 2019）期間名為“邏輯的未來：EUV來了，現在怎么辦？”的圓桌論壇上，行業專家提出這種技術簡化了圖形化，但這并不是靈丹妙藥。我列出了參會人員所討論到的幾個挑戰，他們提出來的解決方案如今正在半導體行業的新路線圖中逐步實現。

首先，論壇提出了一個對某些人來說違反直覺的挑戰：在芯片制造中，越小不一定越好，因為在同一空間中封裝的晶體管觸點和互連線越多，芯片的速度就越慢，能效就越低。

其次，該論壇上預測了背面配電網絡的到來——這是一種設計技術協同優化（DTCO）技術，目前已出現在領先芯片制造商的路線圖中。它允許邏輯密度增加高達30%，而無需對光刻進行任何更改。

我們現在正處于摩爾定律的第四次演變中，芯片制造商可以通過設計在各種節點上制造的芯片“然后使用先進的封裝將它們縫合在一起”來降低成本。事實上，早在57年前，摩爾博士就已經預言了正在興起的異構設計和集成時代。

應用材料公司已在5月26日的“芯片布線和集成的新方法”大師課上，進一步探討了上述三個話題，同時我們也展示了材料工程和異構集成方面的創新，從而解決EUV微縮出現的電阻問題；在不改變光刻技術的情況下，實現微縮邏輯芯片的新方法；以及為設計人員提供幾乎無限的晶體管預算。以下是本次大師課的內容概述。

提高功率和性能所需的布線創新

EUV的出現使制造商能夠通過單次曝光打印25納米間距內的特征，從而簡化了圖形化。不幸的是，使芯片布線更小并不能使它變得更好。EUV微縮的電阻難題存在于最小的晶體管觸點、通孔和互連中，這就是材料工程需要創新的地方。

芯片中最小的導線是為晶體管的柵極、源極和漏極供電的觸點。觸點將晶體管連接到周圍的互連線，該互連線由金屬線和通孔組成，允許將電源和信號路由到晶體管并貫穿整個芯片。

為了創建布線，我們在介電材料中刻蝕出溝槽，然后使用金屬疊層沉積布線，該金屬疊層通常包括一個阻擋層，可防止金屬與介電材料混合；提升粘附的襯墊層；促進金屬填充的種子層；晶體管觸點使用鎢或鈷等金屬，互連線使用銅。

但遺憾的是，阻擋層和襯墊層不能很好地縮小，并且隨著我們使用EUV縮小溝槽圖案，阻擋層和襯墊占用的空間比例增加，而可用于布線的空間減少了。布線越小，電阻越高。

而應用材料公司一直致力于開發新的技術，重塑芯片布線的設計和制造方式。

使用背面配電網絡促進邏輯電路微縮

晶體管由電線網絡供電，電線網絡將電壓從片外穩壓器通過芯片的所有金屬層傳輸到每個邏輯單元。在芯片的12個或更多金屬層中的每一層，布線電阻都會降低電源電壓。

供電網絡的設計裕度可以承受穩壓器和晶體管之間10%的壓降。使用EUV進一步微縮線路和通孔會導致更高的電阻和布線擁塞。因此，如果不承受高達50%的電壓降低，我們可能無法使用現有的電力傳輸技術微縮到3納米以下，從而產生嚴重的晶體管穩定性問題。

在每個邏輯單元內，電源線（也稱為“軌道”）需要具有一定的尺寸，以便為晶體管提供足夠的電壓以進行切換。它們不能像晶體管結構和信號線等其它邏輯單元組件那樣微縮。因此，電源軌現在比其它元件寬約三倍，對邏輯密度微縮構成了主要障礙。

其解決方案是一個簡單而美妙的想法：為什么不將所有電源線移到背面呢？從而解決電壓降低問題和邏輯單元微縮難題并顯著地增加價值？

這正是應用材料公司基于晶圓正面布線領先技術上的創新。“背面配電網絡”將繞過芯片的12個或更多布線層，以將電壓降低多達7倍。從邏輯單元中移除電源軌可以使邏輯密度在相同的光刻間距下最多微縮30%——相當于在相同的光刻間距下兩代EUV的微縮。

根據公開信息，芯片制造商正在評估三種不同的背面配電架構，每種架構都有設計權衡。一些方法將更容易制造，而其它更復雜的方法可以最大限度地擴大面積。

異構集成在芯片和系統級別推動PPACt

隨著晶體管數量繼續呈指數增長，而二維微縮速度放緩，芯片尺寸正在增加，并推高了“光罩限制”。當摩爾定律微縮平穩時，設計人員可以在該空間中放置大量高性能PC和服務器芯片，或少量極高性能服務器芯片。今天，服務器、GPU甚至PC芯片的設計者想要的晶體管數量超過了標線片區域所能容納的數量。這迫使并加速了行業向使用先進封裝技術的異構設計和集成的過渡。

從概念上講，如果兩個芯片可以使用它們的后端互連線連接，那么異構芯片可以作為一個芯片執行，從而克服標線限制。事實上，這個概念是存在的：被稱為混合鍵合，它正在領先的芯片制造商的路線圖中出現。一個有前景的例子是將大型SRAM高速緩存芯片與CPU芯片結合，以同時克服標線限制、加快開發時間、提升性能、減小芯片尺寸、提高良率和降低成本。SRAM緩存可以使用舊的、折舊的制造節點來構建，以進一步降低成本。此外，使用先進的基板和封裝技術，例如硅通孔，設計人員可以引入其它無法很好擴展的技術，例如DRAM和閃存、模擬、電源和光學芯片，更接近于邏輯和內存緩存，進而改善系統設計靈活性、成本和上市時間，并提高系統性能、功率、尺寸和成本。

為了加速行業從系統單芯片時代向系統級封裝時代過渡，應用材料公司正致力于開發混合鍵合的解決方案。

此外，我們在美國時間5月26日舉辦的“芯片布線和集成的新方法”大師課上，還探討了一個相關的領域——需要更大的半導體級先進基板用于異質集成，以此使得設計人員能夠利用更大的封裝集成更多的芯片并且成本更具競爭力。

作者簡介：

Kevin Moraes是應用材料公司半導體事業部產品和營銷副總裁。他負責領導團隊制定產品戰略、投資重點、管理產品線等。Moraes博士擁有倫斯勒理工學院材料科學與工程博士學位、加州大學伯克利分校哈斯商學院MBA學位。