今天早上，PCI 特別興趣小組 （PCI-SIG） 發布了期待已久的 PCI Express 6.0 最終 （1.0） 規范。下一代無處不在的總線再次將 PCIe 通道的數據速率提高一倍，使其在每個方向上達到 8GB/秒，并且對于多通道配置來說要高得多。隨著規范的最終版本現已整理和批準，該組織預計第一批商業硬件將在 12 到 18 個月內投放市場，這實際上意味著它應該在 2023 年開始出現在服務器中。

　　PCI Express 6.0 于 2019 年夏天首次發布，顧名思義，是當前一代 PCIe 5.0 規范的直接后續產品。PCI-SIG 的目標是大約每 3 年將 PCIe 帶寬翻一番，一旦 5.0 規范完成，PCI-SIG 幾乎立即著手開發 PCIe 6.0，尋找再次將 PCIe 帶寬翻倍的方法。這些開發工作的產物是新的 PCIe 6.0 規范，盡管該組織僅在幾周前就錯過了 2021 年末發布的最初目標，但今天他們宣布該規范已最終確定并將發布給該組織的成員。

　　與往常一樣，更快版本的 PCIe 技術的創建是由行業永不滿足的帶寬需求推動的。由顯卡、加速器、網卡、SSD 和其他 PCIe 設備移動的數據量只會繼續增加，因此總線速度也必須如此發展才能保持這些設備的性能。與該標準的過去版本一樣，對更快規范的直接需求來自服務器運營商，他們已經定期使用大量高速硬件。但在適當的時候，該技術也應該過濾到消費設備（即個人電腦）。

　　通過將 PCIe 鏈路的速度提高一倍，PCIe 6.0 實現了帶寬速率的全面加倍。X1 鏈接從 4GB/秒/方向移動到 8GB/秒/方向，并且對于完整的 x16 鏈接一直擴展到 128GB/秒/方向。對于已經縫合給定寬度的鏈路的設備，額外的帶寬意味著總線限制的顯著增加；同時，對于尚未使鏈路飽和的設備，PCIe 6.0 提供了減少鏈路寬度、保持相同帶寬同時降低硬件成本的機會。

　　PCI Express 于 2003 年首次推出，今天的 6.0 版本基本上標志著該技術的第三次重大修訂。雖然 PCIe 4.0 和 5.0 只是對早期信號方法的“擴展”——特別是繼續使用 PCIe 3.0 的 128b/130b 信號和 NRZ——但 PCIe 6.0 進行了更重大的改革，可以說是該標準歷史上最大的一次。

　　為了使帶寬再次翻倍，PCI-SIG 徹底顛覆了信號技術，從一開始就使用的不歸零 （NRZ） 技術轉向脈沖幅度調制 4 （PAM4）。

　　正如我們在首次宣布 PCIe 6.0 開發時所寫的那樣：

　　在非常高的水平上，PAM4 與 NRZ 相比，是從MLC NAND 手冊中獲取一頁，并將單個單元（或在本例中為傳輸）將保持的電氣狀態數量增加一倍。與傳統的 0/1 高/低信號不同，PAM4 使用 4 個信號電平，因此信號可以編碼為四種可能的兩位模式：00/01/10/11。這使得 PAM4 可以承載兩倍于 NRZ 的數據，而不必將傳輸帶寬加倍，對于 PCIe 6.0 來說，這將帶來大約 30GHz 的頻率。

　　PAM4 本身并不是一項新技術，但到目前為止，它一直是 200G 以太網等超高端網絡標準的領域，其中可用于更多物理通道的空間量更加有限。因此，業界在使用信號標準方面已經有幾年的經驗，并且隨著自身帶寬需求的不斷增長，PCI-SIG 決定將其帶入機箱中，以下一代 PCIe 為基礎。

　　使用 PAM4 的代價當然是成本。即使每赫茲帶寬更大，PAM4 目前在幾乎每個級別上的實施成本都更高，從PHY到物理層。這就是為什么它沒有風靡全球，以及為什么 NRZ 繼續在其他地方使用的原因。PCIe 的大規模部署規模當然會在這里大有幫助——規模經濟仍然很重要——但是一旦 PCIe 6.0 處于上升階段，看看幾年后的情況將會很有趣。

　　同時，與我之前的類比中的 MLC NAND 不同，由于附加的信號狀態，PAM4 信號本身比 NRZ 信號更脆弱。這意味著與 PAM4 一起，PCIe 歷史上第一次該標準還獲得了前向糾錯 （FEC）。名副其實，前向糾錯是一種通過提供恒定的糾錯數據流來糾正鏈路中的信號錯誤的方法，它已經普遍用于數據完整性至關重要且沒有時間重新傳輸的情況下（例如作為帶 DSC 的 DisplayPort 1.4）。雖然到目前為止 PCIe 還不需要 FEC，但 PAM4 的脆弱性將改變這一點。包含 FEC 不應該對最終用戶產生明顯的影響，但對于 PCI-SIG，這是另一個需要應對的設計要求。

　　值得注意的是，FEC 還與循環冗余校驗 （CRC） 配對，作為防止誤碼的最后一層。即使在 FEC 仍然未能通過 CRC（因此仍然是損壞的）的數據包將觸發數據包的完全重傳。

　　切換到 PAM4 的結果是，通過在不增加頻率的情況下增加傳輸的數據量，信號損失要求不會上升。PCIe 6.0 將具有與 PCIe 5.0 相同的 36dB 損耗，這意味著雖然標準并未正式定義走線長度，但 PCIe 6.0 鏈路應該能夠達到與 PCIe 5.0 鏈路一樣遠的距離。這無疑讓供應商和工程師都松了一口氣。

　　除了 PAM4 和 FEC，PCIe 6.0 的最后一項主要技術補充是它的流量控制單元（FLow control unIT：FLIT） 編碼方式。不要與物理層的 PAM4 混淆，FLIT 編碼用于邏輯層，將數據分解為固定大小的數據包。通過將邏輯層移動到固定大小的數據包，PCIe 6.0 能夠實現 FEC 和其他糾錯方法，因為這些方法需要所述固定大小的數據包。FLIT 編碼本身并不是一項新技術，但與 PAM4 一樣，本質上是從已經使用的高速網絡領域借來的。而且，根據 PCI-SIG，它是規范中最重要的部分之一，因為它是啟用（持續）具有 FEC 的 PCIe 低延遲操作的關鍵部分，并且允許非常小的開銷?？偠灾?，PCI-SIG 認為 PCIe 6.0 編碼是一種 1b/1b 編碼方法，

　　由于它更像是一個啟用部分而不是規范的一個特性，因此 FLIT 編碼對用戶來說應該是相當不可見的。然而，需要注意的是，PCI-SIG 認為 FLIT 編碼在某種意義上也被向后移植以降低鏈路速率非常重要/有用。一旦在鏈路上啟用 FLIT，鏈路將始終保持 FLIT 模式，即使鏈路速率協商下降。因此，例如，如果 PCIe 6.0 顯卡要從 64 GT/s （PCIe 6.0） 速率下降到 2.5GT/s （PCIe 1.x） 速率以節省空閑時的電量，則鏈路本身仍將是在 FLIT 模式下運行，而不是回到完整的 PCIe 1.x 樣式鏈接。這既簡化了規范的設計（不必重新協商超出鏈路速率的連接），又允許所有鏈路速率受益于 FLIT 的低延遲和低開銷。

　　與往常一樣，PCIe 6.0 向后兼容早期規范；因此舊設備將在較新的主機上運行，而較新的設備將在較舊的主機上運行。此外，目前的連接器形式仍然受到支持，包括無處不在的 PCIe 卡邊緣連接器。因此，雖然對規范的支持需要內置到新一代設備中，但它應該是一個相對簡單的過渡，就像前幾代技術一樣。

　　不幸的是，PCI-SIG 無法為我們提供太多指導，說明這對實施意味著什么，特別是在消費者系統中——該小組只是制定標準，由硬件供應商來實施。因為切換到 PAM4 意味著給定走線長度的信號損失量沒有增加，從概念上講，放置 PCIe 6.0 插槽應該與放置 PCIe 5.0 插槽一樣靈活。也就是說，我們將不得不拭目以待，看看 AMD 和英特爾在未來幾年會設計出什么。能夠做某事，以及能夠在消費者硬件預算上做這件事并不總是一回事。

　　總結一下，隨著 PCIe 6.0 規范最終完成，PCI-SIG 告訴我們，根據之前的采用時間表，我們應該會在 12 到 18 個月內看到符合 PCIe 6.0 的硬件上市。實際上，這意味著我們應該在明年看到第一個服務器設備，然后可能再過一兩年用于消費設備。

　　附：發布會PPT