串行器/解串器（SerDes）電路多年來一直在幫助芯片間進行告訴數據通信，但新的工藝技術正迫使它以意想不到的方式進行調整和改變。

　　傳統上作為模擬電路實現的SerDes技術一直難以進一步縮小尺寸，而低電壓、變化和噪聲則使其更難獲得充分的量產。因此，為了保持相關性，它在架構上已經轉變為復雜的混合信號電路，它越來越依賴數字信號處理來處理半導體和通道中的缺陷。

　　先進封裝對SerDes提出了新的要求，同時在涉及異構芯片時也提供了新的機會?，F在，可以將SerDes設計與核心設計脫鉤，從而為每種工藝提供最佳選擇。但是先進的封裝也為芯片之間的通信提出了全新的需求。關于這是并行通信還是串行通信通道，或者即使電氣通信具有長期作用，仍需進行評審。

　　保持不變的一件事是，用于移動數據的驅動器并未減慢速度?！拔覀兛吹搅藢Ω咚贁祿鬏數木薮笮枨?，”西門子業務部門Mentor的模擬Fast-SPICE產品線的高級產品經理Greg Curtis說?！懊刻焐蟼鞯恼掌^20億張。視頻大約占下游總流量的60％，尤其是當人們在家工作時。然后，這將推動自動駕駛汽車的發展。所有這些數據都必須從應用程序傳輸到可以處理數據的內容。這必須經過SerDes設計的發送器和接收器。該管道正在成為傳輸所有數據的瓶頸，需要更高的帶寬。”

　　在進行單片集成和小芯片之間的權衡取舍之前，先了解一下SerDes電路中正在發生的架構變化是有益的?！爸钡綆啄昵?，SerDes還是相對簡單的，” Silicon Creations的負責人兼聯合創始人Jeff Galloway說。他們現在已經發展成為高端，復雜的PAM4系統。PCIe rev 5及更低版本以每秒32 Gb的速度運行，并且是兩級SerDes，而高級進程實際上并沒有太大幫助。除了每秒32G比特外，大多數SerDes都是PAM4。這種區別在架構上有很大的不同。“

　　傳統的SerDes如圖1所示?！鄙弦淮鶶erDes曾經是模擬的，您具有連續的時間線性均衡（CTLE）電路，可以放大和部分均衡信號，“高速SerDes產品營銷經理Priyank Shukla解釋說。Synopsys的IP ?！边@之后是一個比較器，該比較器做出1位判決和判決反饋均衡器（DFE）。時鐘和數據恢復（CDR）也大多以模擬方式實現?！?/p>

　　圖1：SerDes的傳統模擬實現。資料來源：Synopsys

　　問題是，在最新的節點中，模擬經歷的變數比過去多得多?！睌底衷O計比模擬設計更容易預測?！癕entor的Curtis說?！痹O計團隊要盡量向數字方面轉移，但仍有一些功能無法轉化?！?/p>

　　從16nm開始，在速度大于56Gbps時，圖2所示的架構更有可能被使用。

　　圖2：混合信號SerDes框圖。資料來源：Synopsys

　　Synopsys的Shukla說：” SerDes接收器實質上消除了信道損傷?！?”其中許多現在可以通過數字方式完成。接收器只是有一個模數轉換器（ADC）。可以進行時間交織以獲得更高的數據速率。之后，可以獲得數字樣本，并且可以使用DSP進行處理，從而可以很好地擴展該技術。這包括前饋均衡器（FFE）?！?/p>

　　這些設計是經過充分驗證的。Xilinx技術市場經理Martin Gilpatric表示：”我們的56G和112G收發器已經轉向基于ADC/ dsp的接收均衡策略。“這需要大量典型的模擬電路，并將其轉換成數字邏輯。隨著PAM4以如此高的速度移動，邊際成本極低，我們能夠解決所有的問題，并擁有一個非常強大的數字接收器?！?/p>

　　架構的選擇和大量正在使用的過程節點意味著對于SerDes IP提供商來說是好時機。SiliconCreations的Galloway說：“行業無法滿足更多需求?！?“例如，TSMC正在添加22nm變體和低功耗變體。當開發40nm或開發28nm時，一些較舊的技術和某些較晚的PCIe標準還不成熟。PCIe 5.0即將到來，我們已經遠遠超過16nm。在較舊的技術上有很多設計開始，因此基本上需要在較舊的節點上回填各種標準?！?/p>

　　新挑戰

　　較新的節點正在面臨挑戰。Galloway說：“底層晶體管不斷變得越來越小，功耗越來越低，但是互連卻越來越差?！?“互連電阻和電容會給您帶來復雜的布局效果。由于存在額外的寄生效應，從而導致了速度限制已經額外功耗?！?/p>

　　Mentor的Curtis通過數字舉例說明：“我們的一個客戶提到，當從40nm到5nm時，互連電阻的增加，已經上升了7倍以上。這實際上已經限制了線材的性能，遠遠超過了設計。”

　　“GDS層的數量正在大幅增加，”Curtis補充道。“當從180nm下降到5nm時，這增加了9倍。其影響是設計規則檢查（DRC）的運行時間。從180nm降到16nm finFET，運行DRC檢查所需的時間約為10倍。然后你從16降到5，又是10倍?！?/p>

　　另一個因素是噪音?！芭c先進工藝節點相關的噪聲正在成為一個重大挑戰，”Shukla說。“噪音是ADC的一個難題。對于選擇的結構是逐次逼近寄存器（SAR）型ADC，這是一種模塊化的方法。需要在這個ADC的許多slices中進行交錯處理。對SAR的不同slices進行對齊是有挑戰的，但這可以通過數字方式得到補償。所以無論模擬出現什么挑戰，我們都有辦法彌補。這也是很多創新正在發生的地方?！?/p>

　　Mixel首席執行官AshrafTakla表示：“我們知道，有一些巧妙的電路設計技術可以用于模擬設計，特別是SerDes，在不影響性能的情況下繼續支持先進技術?！崩纾谑褂肐/O電壓的同時堆疊薄氧化物晶體管，是繼續以先進技術設計高性能SerDes IP的一種方式?！?/p>

　　新晶體管可能帶來新挑戰?！痹谧钚碌墓濣c上，如果晶體管技術切換到全能門（GAA），那么就不可能從經濟角度出發以合理的方式集成SerDes，“高級系統集成與集成部門負責人Andy Heinig說。Fraunhofer IIS自適應系統工程部高效電子部門主管。”必要的SerDes面積將不斷增長或被卡住，但是GAA晶體管的成本更高。僅當使用縮放比例時，GAA才有意義。從我們的角度來看，將SerDes集成到另一個芯片中的專用技術系統中，并以先進的封裝技術將其與GAA芯片相結合是有意義的。“

　　單片集成的案例

　　設計團隊面臨的一個新決策是，他們是否應該將所有內容都集成到單個單片芯片上還是采用多芯片異構解決方案。這兩個選擇之間的動態關系幾乎每天都在變化。”如今，多芯片封裝非常昂貴，“ Flex Logix首席執行官Geoff Tate說?！背沁M一步降低成本，否則對成本敏感的應用將繼續青睞整體式Die。即使SerDes可能不是最佳選擇，它當然也更便宜?！?/p>

　　轉到新節點的許多好處與PPA收益有關?！比绻O計是純模擬的，那么除非電源電壓發生變化，否則從28nm到16nm再到7nm不會節省多少功耗，“ Cadence產品營銷總監Wudy Wu說。”采用基于DSP的設計，盡管仍然有很大一部分模擬電路，但40％至50％的電路是數字電路。因此，當下降到較小的節點時，我們可以從面積和功耗中受益。如果我們保持100％的模擬設計，那么這種動力就會減弱?！?/p>

　　有時，由于某些特定原因，單片集成是唯一可接受的解決方案。賽靈思芯片營銷總監Manuel Uhm表示：”我們特別選擇了單片解決方案，因為這在降低延遲，降低功耗和散熱方面提供了最佳結果。“幾年前，我們率先開發了小芯片，例如將高帶寬存儲器耦合到FPGA芯片或將多個FPGA芯片耦合在一起。所有這些選項對我們來說都是擺在桌面上的，但是我們絕對不會離開將SerDes集成到芯片上的想法。

　　小芯片案例

　　在數字化設計中，只需重新綜合即可將同一設計從7nm移至5nm。SerDes混合信號設計，如果我們需要移植SerDes混合信號設計，則需要更長的時間。一個關鍵的動機是，通過使用小芯片方法，將SerDes設計周期與核心設計周期脫鉤。

　　在移動領域，更重要的問題是空間，小芯片方法可以讓芯片垂直堆疊，這樣就可以在可預見的未來繼續集成更多的功能。對于已經有中間件的設計來說，在電源分配是一個問題的情況下，它提供了成本優勢。因此，SerDes的采用者都可以通過這類方法獲得一些好處，你可以將裸片隔離開來。”

　　即使采用新的SerDes架構，擴展速度仍在放緩。Galloway說：“他們不再在面積或功率上擴大規模。” 從一個節點到另一個節點的遷移無助于傳統的32Gbps及以下的SerDes。對于某些基于DSP的高級SerDes，縮放在一定程度上有所幫助，但是縮放的速度肯定不及數字邏輯的縮放速度?！?/p>

　　成本是許多設計的重要因素。”根據我們的經驗，16 / 12nm是非常適合模擬設計的工藝，“ Mixel的Ashraf說?！迸c28nm相比，它的Ft / Fmax高得多，而余量比5nm大?！?我們還考慮到設計的復雜性，工作量和工具成本從16 / 12nm增加到7/6 / 5nm的情況。當16nm速度不足以達到目標數據速率時，則需要高級節點。另外，我們可以看到更多的人采用小芯片。小芯片是使模擬和SerDes模塊能夠使用最合適，最便宜的處理技術，同時允許數字模塊使用更高級節點的好方法。解決了互連標準化難題之后，我們預計小芯片將被廣泛采用?！?/p>

　　設計工作可能是造成成本的重要因素。“從縮放角度來看，從180nm到5nm的數字芯片面積縮放比例大于1,000倍，” Curtis說。“從模擬縮放角度來看，它的數量級大約是10倍。與數字信號相比，模擬信號也很難描述。我并不是說您無法描述它的特征。這更加困難，并且變量更多。這就是為什么在PVT corner分析上花費更多時間的原因?！?/p>

　　結論

　　這其中有很多是前瞻性的思考。“裸片到裸片接口是共同設計的，今天通常由同一家公司設計，”Galloway說?！八鼈兩踔量赡苁峭辉O計的不同實例，所以對標準化的需求較少，那里的互操作性問題較少。我們處于起步階段，還沒有真正的標準來解決許多客戶正在嘗試做的事情。這對客戶來說還好，但對IP的可用性有影響?！?/p>

　　一直以來，在封裝內或封裝外對速度的需求都在增加。Wu表示：“明顯的趨勢是聯合封裝光學器件?！蹦康氖怯霉鈱W器件代替長距離的SerDes。只要看看從事這項工作的初創公司的數量即可。我不認為61Tb交換機會采用共封裝光學器件進行商業生產?？赡軙幸恍┰?，但可能會是100Tb。這是三年后的事情。光纖的走線是最大的問題，以及如何做到量產。

　　但業界并不準備在必要時放棄銅纜?！澳闶寝D到PAM8電氣連接，還是轉到某種學片外芯片？在如何整合特定技術方面，這是一個非常完整的行業問題。”Gilpatric說。