0 引言

    隨著高速通信系統(tǒng)的發(fā)展和傳輸速率的不斷提高，為了能夠滿足復雜通信系統(tǒng)的要求，鎖相環(huán)在振蕩頻率、相位噪聲、輸出功耗、輸出頻率范圍等性能指標上作出更高的提升^[1-4]。壓控振蕩器作為鎖相環(huán)中產(chǎn)生時鐘的核心模塊，其相位噪聲和頻帶范圍等性能將直接影響到通信系統(tǒng)中傳輸時鐘的信號質(zhì)量^[5-6]。

    由于LCVCO具有比環(huán)形振蕩器更易實現(xiàn)更高的振蕩頻率和更低的相位噪聲，因此在高速信號傳輸系統(tǒng)中被廣泛應用。但是采用傳統(tǒng)的LCVCO電路結(jié)構(gòu)頻率范圍窄，在寬頻帶范圍應用時需要VCO增益較大，導致相位噪聲較大^[7-10]。因此，為了滿足多協(xié)議的不同傳輸頻率要求，本文權(quán)衡低相位噪聲、低功耗、更高輸出頻率和更寬頻率范圍性能指標之間的矛盾，通過對電容和電感的優(yōu)化對輸出時鐘頻率進行劃分。電路用頻帶選通信號控制調(diào)諧電容陣列，改變諧振電容的大小，實現(xiàn)頻帶可調(diào)。在保證較低的相位噪聲的情況下覆蓋所有的頻點，同時在頻帶內(nèi)設計最優(yōu)的VCO增益，從而減小相位噪聲。

1 電路設計

    本文采用基于電荷泵的鎖相環(huán)電路結(jié)構(gòu)，如圖1所示，主要包括鑒頻鑒相器(PFD)、電荷泵(CP)、環(huán)路濾波器(LPF)、壓控振蕩器(VCO)、線性穩(wěn)壓器(LDO)、分頻器和sigma-delta調(diào)制器(DSM)，其中VCO是時鐘產(chǎn)生的核心模塊，通過調(diào)整分頻比使鎖相環(huán)輸出頻率鎖定在6.5 GHz～11 GHz，并將輸出的高性能時鐘信號通過四分頻電路為發(fā)送模塊、接收模塊、自適應均衡以及其他需要時鐘信號的模塊提供精準的低抖動時鐘。

    由于VCO對噪聲非常敏感，是鎖相環(huán)隨機抖動的主要來源，其輸出信號的頻譜純度和噪聲水平直接影響整個系統(tǒng)的性能。因此在鎖相環(huán)設計中對VCO電源單獨供電，減少其他模塊通過電源耦合進來的噪聲。采用LDO模塊抑制來自電源(地)的噪聲，電路通過與基準電壓V_ref比較，產(chǎn)生穩(wěn)定的輸出電壓作為VCO模塊的電源電壓，其電路結(jié)構(gòu)如圖2所示。

    本設計采用一種交叉耦合全差分振蕩器電路，LCVCO使用電感電容諧振，使用MOS交叉耦合差分對實現(xiàn)負阻、補償電感和電容的寄生。整個諧振回路的電容由三個部分組成：粗調(diào)諧電容、精細調(diào)諧電容及寄生電容。粗調(diào)諧部分實現(xiàn)子波段的劃分，精細調(diào)諧電路由可以連續(xù)變化的AMOS可變電容構(gòu)成，而寄生電容則來源于諧振腔中的各種非理想效應，如電感的寄生電容、MOS管的寄生電容、互連線電容等，其電路結(jié)構(gòu)框圖如圖3所示。

    為了滿足多種協(xié)議要求，輸出時鐘頻率覆蓋6.5 GHz～11 GHz，采用6位頻帶選通信號bgsw<5:0>控制電容陣列，通過接入不同的電容值，改變輸出頻率，實現(xiàn)頻帶的劃分。結(jié)合整個鎖相環(huán)環(huán)路設計考慮，VCO的控制電壓V_cntrl需盡量保持在0.5 V_dd附近范圍才能夠使電荷泵取得較好的線性度，電流失配較小，輸出時鐘抖動減小，降低鎖相環(huán)的噪聲。另外，VCO頻帶設計時需要使兩個相鄰的頻帶輸出頻率具有50%頻帶交疊，以確保所有頻點能夠被完全覆蓋。在鎖相環(huán)電路開環(huán)時，令V_cntrl=0.5 V_dd，改變6位頻帶選通信號bgsw<5:0>使輸出頻率達到鎖定目標頻率，此時bgsw<5:0>為確定的頻帶信號。將鎖相環(huán)閉環(huán)，設置選定的bgsw<5:0>，則鎖相環(huán)可鎖定在目標頻率，且V_cntrl保持在0.5 V_dd左右。另外，電路尾電流可調(diào)，通過電流控制字bit<2:0>改變VCO增益，實現(xiàn)輸出頻率微調(diào)，默認電流為bit<2:0>=100。

2 仿真驗證及物理實現(xiàn)

    芯片采用40 nm CMOS工藝實現(xiàn)，版圖設計采用全定制方法，結(jié)合電路的全差分結(jié)構(gòu)進行對稱布局走線，保證差分輸出匹配性，對噪聲敏感的LC模塊加保護環(huán)，并盡量減少其敏感走線的寄生參數(shù)，降低電源地的噪聲。LCVCO電路版圖實現(xiàn)如圖4所示。

    結(jié)合整個鎖相環(huán)環(huán)路設計考慮，為了減小環(huán)路噪聲，在鎖相環(huán)電路中設定目標頻率鎖定時所對應的控制電壓在0.5 V_dd附近。通過掃描6位頻帶控制字bgsw<5:0>，得到64個頻帶且每個頻帶在V_cntrl=0.5 V_dd時的輸出時鐘頻率如圖5所示，從結(jié)果可以看出輸出頻率范圍為6.5 GHz～11 GHz，輸出頻率連續(xù)變化，且存在較小的重合，能夠確保輸出頻率完全被覆蓋。

    由于本電路所設計的頻帶共64個，為了直觀地觀察到各頻帶控制字由全0切換到全1時輸出頻率的連續(xù)性，掃描8個切換頻帶的控制字及控制電壓V_cntrl，得到最終輸出頻率如表1所示，從表中可得頻帶在切換過程中輸出頻率連續(xù)變化且具有重合的頻點，在測試頻點下相位噪聲不超過103.72 dBc@1 MHz。

    圖6是8個頻帶的輸出頻率隨著V_cntrl線性變化的曲線，相鄰頻帶有重合，并且通過電路中引入不同的電容值使VCO保持確定的增益，約為232 MHz/V；圖7是各頻帶在1 MHz對應的相位噪聲值，相位噪聲不超過104.9 dBc@1 MHz。

3 結(jié)論

    為了滿足多協(xié)議的不同傳輸頻率要求，本文權(quán)衡低相位噪聲、低功耗、更高輸出頻率和更寬頻率范圍性能指標之間的矛盾，設計了一種針對6.5 GHz～11 GHz寬頻帶低噪聲的LCVCO電路，通過頻帶選通信號對電容陣列進行粗調(diào)諧和細調(diào)諧，改變諧振電容的大小，對輸出時鐘頻率進行劃分和調(diào)節(jié)，最終實現(xiàn)64個頻帶，同時在頻帶內(nèi)設計最優(yōu)的VCO增益，在滿足輸出時鐘頻率要求的情況下VCO增益盡可能小，減小相位噪聲，滿足多協(xié)議的不同傳輸頻率要求。芯片采用40 nm CMOS工藝實現(xiàn)，仿真結(jié)果表明時鐘輸出頻率覆蓋6.5 GHz～11 GHz，相位噪聲不超過104.9 dBc@1 MHz。

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作者信息:

劉  穎1，田  澤1，2，邵  剛1，2，呂俊盛1，2，胡曙凡1，李  嘉1

(1.航空工業(yè)西安航空計算技術(shù)研究所，陜西 西安710068；

2.集成電路與微系統(tǒng)設計航空科技重點實驗室，陜西 西安710068)