0 引言

    在先進工藝節(jié)點下，熱相關的問題變得愈發(fā)嚴重，并且也得到了廣泛關注。以一個眾所周知的情況為例：隨著工藝節(jié)點的前進，柵密度增加會導致FinFET產(chǎn)生更多無法通過襯底完全散熱的局部熱點；而局部a的功耗熱點也通常會轉(zhuǎn)化為更高的局部自熱。在電路正常工作時晶體管的自熱效應隨著工藝節(jié)點的前進也會變得更加顯著，并且會導致后道工藝（BEOL）的可靠性下降以及電遷移違例的發(fā)生。為了保持芯片的可靠性，有必要通過控制互聯(lián)金屬的溫升在一個可接受的范圍之內(nèi)。

    在本文中，首先探討電遷移失效期限的理論及其影響因素，然后介紹Voltus針對考慮自熱效應的電遷移的檢查解決方案，最后，對本文進行總結并且針對結論作進一步分析。

1 電遷移與失效期限概述

    電遷移通常是指在電場的作用下導電材料中的金屬離子發(fā)生遷移的現(xiàn)象。在銅互聯(lián)工藝中，電遷移表示在電場作用下銅離子從陰極向陽極遷移，繼而在陰極產(chǎn)生空洞。電遷移不僅僅會造成電阻的增大，嚴重的會造成開路與短路。

1.1 幾種電流計算方法的物理意義

    比較常見的電遷移檢查中所關聯(lián)的電流的計算公式如式(1)所示：

1.2 自熱溫升函數(shù)

    自熱溫升函數(shù)通過采用從工藝規(guī)則文件中預先得到的熱阻值(R_th)以及單元庫中單元的功耗值來計算單元的自熱溫升ΔT。所以在物理設計中，翻轉(zhuǎn)率、信號輸入狀態(tài)、信號電平轉(zhuǎn)換時間、輸出負載等各種因素都會成為器件的前道工藝溫升ΔT_FEOL的影響因素，因為這些因素都會導致器件的功耗發(fā)生變化。具體公式如式(2)所示：

式中，NFIN為fins的數(shù)量，NF為fingers的數(shù)量。

    由于P型場效應晶體管和N型場效應晶體管都會進行散熱，因此P型和N型場效應晶體管的熱阻估算模型是獨立的，并且對標準單元而言，由于P型與N型場效應管是相鄰的，因此會產(chǎn)生額外的熱阻。

1.3 考慮自熱效應的電遷移分析

    傳統(tǒng)的電遷移檢查分析方法是由兩個階段組成的：第一階段將芯片中多個網(wǎng)絡的全局均方根電流I_rms換算為預設的溫升限制進行電遷移的檢查；第二階段為用平均電流I_avg計算金屬互聯(lián)線上的實際電流密度，并和設計規(guī)則文件中的閾值相比較從而完成電遷移檢查與分析。在這種情況下，需要時刻保證均方根電流I_rms引起的溫升ΔT在芯片各處都控制在預設值以內(nèi)。

    顯然，并沒有很好地把自熱效應體現(xiàn)在傳統(tǒng)的電遷移檢查分析方法中，取而代之的是選擇了一個設定的全局溫升(一般而言ΔT=5 ℃)。在這種方法學中，可能會對某些場景分析過于悲觀，而相對的，也可能會對某些溫升較大的熱點區(qū)域分析過于樂觀。

    考慮自熱效應的電遷移分析方法是對不同的對象采用不同的分析溫度進行電遷移檢查，其中溫升由兩部分組成：一部分是金屬互聯(lián)線之間的焦耳熱產(chǎn)生的溫升，另一部分是由于在電路中的晶體管自熱而向金屬互聯(lián)線上輻射產(chǎn)生的溫升；ΔT_BEOL計算公式如下：

    溫升ΔT_BEOL對于相同區(qū)域內(nèi)的不同元器件根據(jù)分析結果可能是不同的，因此基于此點可以取代傳統(tǒng)的單個全局預設溫升，而采用分析得出的實際溫升結合芯片的工作環(huán)境溫度來進行更精確的電遷移簽核檢查與分析。

1.4 電遷移檢查規(guī)則介紹

    在電遷移檢查規(guī)則文件內(nèi)定義的不同電流密度上限公式如下所示：

    (1)信號線電遷移電流密度(傳統(tǒng)檢查中為交流均方根電流上限)，因子：ΔT金屬線因子。

    金屬線因子的選取會定義在電遷移工藝規(guī)則文件的開頭，其取值取決于在襯底上的金屬線結構。

    (2)信號線電遷移電流密度(考慮自熱效應的平均電流密度上限)，因子：jmax factor(實際溫度)。

    (3)電源地電遷移電流密度(直流平均電流)：jmax_factor(實際溫度)。

    顯然根據(jù)上述公式模型，可以得出結論：當金屬互聯(lián)線的實際溫度上升時，其所能承載的電流密度上限會隨之下降。

1.5 統(tǒng)計學的電遷移預算(SEB)

    對于傳統(tǒng)的電遷移檢查簽核方法，將有效電流與相對保守的固定預設溫度對應的電流上限作比較：Sdc=電遷移檢查通過與否，取決于所有檢查對象是否都滿足S_dc≤1。

    電遷移SEB是一種設計可靠性的評估方法。當高性能的芯片進入到新的工藝節(jié)點，將會面臨更多更密集的互聯(lián)同時高速翻轉(zhuǎn)，這也意味著會同時產(chǎn)生更大的電流，因此選擇一個更為精確而又不會過度悲觀的方法去分析元器件乃至整個芯片的可靠性以及失效率(FIT)是迫在眉睫的也是十分有必要的。SEB為物理設計工程師提供了相對于預設固定的電流密度上限而言更為靈活的方式來分析電遷移違例，并且與此同時，工程師可以將每個微觀節(jié)點乃至整個芯片的故障率控制在一定的范圍之內(nèi)。下面是一些有關失效率的基本概念介紹：

    (1)0.1%累計失效的定義：總體樣本的0.1%失效的期限。

    (2)失效標準：測試對象(Design Under Test)的電阻發(fā)生10%的增長時會被認定為失效。

    (3)失效率或者故障率單位Failure in time(FIT)計算公式：

    (5)TTF(time to fail)的定義：互聯(lián)電遷移壽命預測模型：

式中，TTF為平均失效時間，A為工藝相關的常數(shù)因子，N為電流密度指數(shù)(對銅互聯(lián)工藝N=1)，J為金屬互聯(lián)線上的電流密度(平均電流密度)，Ea為激發(fā)能(對于銅互聯(lián)工藝，Ea=0.9 eV)，k為玻爾茲曼常數(shù)，T為熱力學溫度(單位：K)，kT=0.025 852 eV(室溫下T=300 K時)。

    根據(jù)上述模型，可以得出電遷移壽命與溫度的倒數(shù)呈指數(shù)相關，因此金屬互聯(lián)線的溫升增加會顯著地降低TTF。表1列出了在不同溫度下的TTF與105 ℃的TTF的變化對比。

    通過表1，不難發(fā)現(xiàn)：

    (1)當工作環(huán)境溫度為105 ℃，溫升為10 ℃時，TTF僅為原來的一半；

    (2)當工作環(huán)境溫度為105 ℃，溫升為20 ℃時，TTF僅為原來的1/4。

    現(xiàn)在對SEB和FIT有了初步了解與基本概念，下面將借助一個簡單的例子來說明相對于傳統(tǒng)的電遷移檢查分析方法而言，采用SEB的方法來分析電遷移有哪些不同。

    假設芯片中所有節(jié)點的S_dc均小于1，并且在0.99附近，那么用傳統(tǒng)的電遷移檢查簽核方法學來分析，這種情況下不存在電遷移違例。但是當引入了SEB，在S_dc=0.99時，每個節(jié)點的FIT值約等于4.644 8×10^-6，那么此時當此類對象的數(shù)量大于1×10⁷甚至1×10⁸以上時，整個芯片從統(tǒng)計學上來說是存在電遷移違例的，并且會在比預想的工作期限更短的時間內(nèi)失效。

2 通過Voltus結合自熱效應進行電遷移檢查分析

    根據(jù)SEB的電遷移檢查方法學，將通過Voltus結合自熱效應進行電遷移檢查來得到更精確且合理的檢查結果。

2.1 分析目標

    采用Voltus動態(tài)電壓降與交流均方根信號互聯(lián)電遷移檢查這兩種分析方法來得到金屬互聯(lián)線與電源網(wǎng)絡上由焦耳熱產(chǎn)生的均方根溫升ΔT_rms。采用Voltus的功耗分析引擎來分析設計中每個元器件的總功耗，并且將 α(金屬線效應)、β(熱耦合效應)和熱阻模型文件與之結合來計算ΔT_FEOL，最后將兩部分溫升經(jīng)過處理后反標回設計中的互聯(lián)金屬線以及電源地網(wǎng)絡，以便進行采用SEB方法學且考慮自熱效應的電遷移分析。總溫升ΔT_BEOL的計算公式如下：

2.2 Self-heating Analysis

    Voltus中ΔTFEOL的計算方式如圖1所示。

    圖1中，α為金屬層效應，包含：

    (1)α connection：表示不僅僅在單元輸出端口所連接的金屬線，而是在單元邊界以內(nèi)的所有單元自身端口存在連接關系的金屬線部分；

    (2)α overlapping：顧名思義表示與單元重疊且并非存在連接關系的金屬線，當然也存在部分例外情況：如存在有連接關系的金屬線呈“之”字型繞出單元邊界，無論超出部分之后返回單元邊界與否，超出之后的金屬線段都為α overlapping。

    β為熱耦合效應，包含：

    (1)計算方式：β=C1×ΔT_FEOL+C2×ΔT_RMS+C3、C1、C2、C3為系數(shù)因子。

    在Voltus中ΔT_RMS的計算方式如下：

2.2.1 Voltus中自熱效應仿真的實現(xiàn)方法

    圖2展示了Voltus針對自熱效應仿真所需的輸入文件以及分析流程。

    Voltus自熱效應分析流程如下：

    (1)設計數(shù)據(jù)建立與導入（時序功耗庫文件，設計數(shù)據(jù)，電阻電容模型，工藝電壓溫度選取設定等）：

    read_lib -lef $lef_files

    read_view_definition $viewDefinition.tcl

    read_verilog $netlist_files

    set_top_module $cur_design -ignore_undefined_cell

    read_def -keepPinGeometry $def_files

    set_delay_cal_mode- eng_shareDelayAcrossSame-SpefInsttances false

    set_delay_cal_mode -eng_fixFirstCapForNLDM true

    set_delay_cal_mode -eng_skipUnRelatedArcsForEM true

    set_delay_cal_mode -eng_useLoadCurrentRegionForNLDM true

    set_delay_cal_mode -equivalent_waveform_model propagation

    set nspefExtConnOverRes 1

    set_analysis_mode -analysisType onChipVariation -check-Type hold

    (2)自熱分析所必要的翻轉(zhuǎn)率設定以及功耗分析配置：

    set_power_analysis_mode -reset

    set_power_analysis_mode \

       -method dynamic_vectorless \

       -enable_state_propagation true \

       -analysis_view func_cbest_CCbest_ml_0p85c \

       -enable_static false \

       -static_netlist def \

       -write_static_currents true \

       -create_binary_db false \

       -disable_ecsm_interpolation true \

       -power_grid_library $pgv_list($corner) \

       -report_missing_nets false

    set_default_switching_activity -global_activity 0.2 -clock_gates_output 1.8

    set_power_include_file ./user/pm.inc

    set_dynamic_power_simulation -period 5ns -resolution 10ps

    report_power -rail_analysis_format VS -outfile $power.rpt

    (3)動態(tài)電壓降分析配置：

    set_rail_analysis_mode \

       -method dynamic \

       -accuracy hd \

       -power_grid_library $pgv_list($corner) \

       -temp_directory_name ./tmp_dynamic \

       -filler_cell_list *FILL* \

       -decap_cell_list *DCAP* \

       -enable_rc_analysis true \

       -rms_em_with_via2via_spacing_check true \

       -rms_em_analysis true \

       -enable_manufacturing_effects true \

       -limit_number_of_steps false \

       -env_temperature $Tambient \

       -extraction_tech_file $qrcTechFile \

       -extractor_include ./user/zx.inc \

       -process_techgen_em_rules true \

       -ignore_incomplete_net true \

       -ignore_shorts true \

    -em_temperature $Tambient+5 \

    source ./user/set_power_pads.tcl

    source ./user/pg_dynamic.tcl

    set_power_data -reset

    set_power_data -format current -scale 1 $dynamic_PG.ptiavg

    set_rail_analysis_domain -name Core -pwrnets $PWR_VALID_NETS -gndnets $GND_VALID_NETS

    (4)自熱效應分析：

    setBetaFeaturevtsSelfHeat 1

    analyze_self_heat\

    -ssh_options{-default_freq_for_unconstrained_nets1000000000 \

    -effort_level medium \

    -em_temperature $Tambient } \

    - alpha_parameters{ {<layer_name><α-overlapping > <α-connecting >} {…} {…} }

    - beta_parameters{C1 C2 C3}

    - instance_power_file <input: static power report depend on instance based>

    - tiles {n_tile_in_x m_tile_in_y}

    - cell_thermal_resistance_file <input: TRF -cell’s equivalent thermal resistance file>

    - instance_delta_temperature_file <output: FEOL instance-based delta-temperature file>

    - tile_delta_temperature_file <output: FEOL/BEOL tile-based delta-temperature file>

    - detail_delta_temperature_file <output: BEOL detailed delta-temperature file>

    - detail_delta_temperature_region {x1 y1 x2 y2} (default: full chip)

    [- net <pg_net_name> | - domain <rail_domain_name>] (optional, default: -domain ALL)

2.2.2 數(shù)據(jù)結果展示

    圖3和表2～表5分別為Voltus元器件詳細溫升熱點圖與模塊瓦片詳細溫升熱點圖以及其他具體數(shù)據(jù)。

    從圖3中可以看出元器件詳細溫升圖和模塊瓦片詳細溫升圖熱點分布基本自洽。

2.3 考慮自熱效應的電遷移分析

    現(xiàn)在通過Voltus得到了每段金屬線各自分立的溫升，因此可以將實際溫升在Voltus中反標回整個設計，進行基于實際仿真溫度的電源地網(wǎng)絡電遷移以及信號線電遷移分析。

2.3.1 Voltus中考慮自熱效應的電遷移分析的實現(xiàn)方法

    (1)電源地網(wǎng)絡電遷移分析方法：

    set_rail_analysis_mode \

    -ict_em_models $ictem_file \

    -beta_parameters {c1 c2 c3} \

    -env_temperature $Tambient\

    -check_thermal_aware_em true \

    -read_detail_delta_temperature_file tem.txt \

    -use_rms_delta_t true \

    -method static \

    -rms_em_with_via2via_spacing_check true \

    -spacing_factor0 \

    set_power_data -format ascii-scale 1 -bias_voltage 0.9 static_power.rpt

    <set_power_data -format current - scale 1 - bias_voltage0.9 {static_*.ptiavg} >

    analyze_rail -type <net | domain> -results_directory <rail_dir>

    (2)信號線電遷移分析方法：

    verify_AC_limit \

        -method {avg} \

        -avgRecovery $recovery_factor \

        -detailed \

        -use_db_freq \

        -report_db \

        -useQRCTech \

        -report ../vt_db/seb_${corner}_${version}/seb_reduce_10y.rpt \

        -error 1000000 \

        -default_freq_for_unconstrained_nets 1000000000 \

        -check_thermal_aware_em \

        -read_detail_delta_temperature_file SHE_${cur_design}_ddt.txt \

        -effort_level {high} \

        -minPeakFreq 1 \

        -seb_lifetime 87600 \

        -enable_seb \

        -enable_seb_reduction \

        -seb_table ./data/SEB_CLN7+_1P13M+UT-ALRDL_1XS1X1YA5Y2YY2R_MiM.ircx \

        -em_temperature $Tambient+5 \

        -env_temperature $Tambient \

        -delta_T 5

2.3.2 實驗結果分析

    表6為反標實際仿真溫升后的電源地網(wǎng)絡電遷移分析結果。

    加粗行數(shù)據(jù)的坐標如表7所示，對比表4中的加粗部分可以得出兩者的溫升、節(jié)點名、金屬層號基本相吻合。但事實上，Voltus會在±15個同層金屬線繞線格點之內(nèi)選取仿真溫升來作為金屬線上實際仿真溫升的反標，并以此對電流密度檢查及進行限制，因此并不是在所有情況下所看到的結果都會滿足溫升的公式：ΔT_BEOL=F(α×β×ΔT_FEOL)+F(ΔT_rms)。

    由于傳統(tǒng)的電源地網(wǎng)絡電遷移檢查不會將自熱效應作為考慮，而是將一個預設的固定值(一般來說溫升為5 ℃)來作為全局的溫度變化，因此在不考慮這個預設值的情況下，反標自熱效應帶來的溫升所得到的電遷移檢查結果肯定是更為悲觀的。詳細報告如表8和圖4所示。

    在本次實驗中，發(fā)現(xiàn)有部分違例點的溫升是大于5 ℃的，即大于傳統(tǒng)分析方法的全局預設值，因此用戶可以通過這種分析方法找到相較于之前傳統(tǒng)分析方法覆蓋不到的特殊情況并且加以修復與優(yōu)化，表9數(shù)據(jù)為針對同一對象，采用/不采用自熱分析的電遷移檢查報告。

    在傳統(tǒng)的電遷移簽核分析方法中，用戶需要修復所有的違例金屬線，而如果采用SEB的方法，用戶則可以在修復更少更精準定位的違例條數(shù)的同時也能確保電遷移的檢查通過。采用不同方法的電遷移違例修復對比數(shù)據(jù)表如表10所示。

    特別是當在先進工藝節(jié)點下針對高翻轉(zhuǎn)率的高性能芯片進行電遷移檢查時，采用SEB可以使電遷移的檢查覆蓋率大幅上升，顯著地增加設計的可靠性。

3 結束語

    Cadence Voltus可以很好地幫助用戶進行自熱效應與焦耳熱效應的仿真，也可以通過其內(nèi)部引擎得到一個合理的溫升值，并且將其反標回整個設計進行進一步的電遷移檢查分析供用戶修復及優(yōu)化。特別是針對先進工藝下的高性能芯片，Voltus不僅提供給用戶數(shù)據(jù)，使用戶可以采用更為準確并且覆蓋率高的方法進行電遷移檢查，同時也可以使用戶更容易地發(fā)現(xiàn)設計在某些極端情況下所真實存在的由自熱效應引起的可靠性隱患。并且結合SEB的統(tǒng)計學分析方法，用戶可以通過精準定位、少量修復來達到與修復所有違例點相近的FIT值，顯著地加快設計的收斂速度。

    除此以外，工程師可以以模塊瓦片溫升圖以及元器件詳細溫升文件作為指導，來對設計在布局布線階段進行局部功耗或者自熱效應的熱點優(yōu)化，諸如通過針對高翻轉(zhuǎn)率的網(wǎng)絡進行負載優(yōu)化、電平轉(zhuǎn)換時間的優(yōu)化；限制局部區(qū)域中大功耗與高熱阻(R_th×Power)元器件的布局密度來有效的抑制自熱效應；甚至可以針對模塊瓦片溫升圖對不同的區(qū)域采用不同的電源地網(wǎng)絡結構來達到繞線資源與設計可靠性之間的平衡。

參考文獻

[1] Taiwan Semiconductor Manufacturing Co.，LTD.，Hsin-Chu.Electromogration sign-off methodology：US，10042967 B2[P].2018-08-07.

[2] International Business Machines Corporation，Armonk，NY(US).Early analysis and mitigation of self-heating in design flows：US，9990454 B2[P].2018-06-05.

[3] Voltus IC power integrity solution user guide[Z].

作者信息:

張驍竣1，季  昊1，聶筆劍2

(1.上海寒武紀信息科技有限公司，上海201203；2.上海楷登電子科技有限公司，上海200000)