0 引言

    基準電路廣泛應用于模擬、數(shù)字及混合電路之中，它們?yōu)殡娐穯卧峁┗酒茫娐吩O計中常使用帶隙電路產(chǎn)生所需要的基準電壓^[1]。傳統(tǒng)的帶隙基準采用一階補償方法，溫度系數(shù)(Temperature Coefficient，TC)很難降低到20 ppm/℃以下。但是在高精度模數(shù)轉換器、晶振電路、運算放大器和鎖相環(huán)等應用電路中，對基準的穩(wěn)定性提出了更高的要求，進一步降低基準電壓的溫度系數(shù)始終是基準電路的重點研究方向^[2]。為了在傳統(tǒng)一階補償?shù)幕A上進一步改善電壓基準的溫度系數(shù)，需要考慮消除電路中存在的非線性誤差項。

1 傳統(tǒng)帶隙基準的原理分析

    傳統(tǒng)帶隙基準是基于正溫度系數(shù)電壓同負溫度系數(shù)電壓按比例相加抵消溫度相關項，從而得到一個近似與溫度無關的基準電壓^[3]，如圖1所示。

    MP₁、MP₂和MP₃具有相同的寬長比，Q₁和Q₂是與標準CMOS工藝兼容的PNP型三極管，Q₁的發(fā)射結面積是Q₂的n倍。若I_C表示集電極電流，I_S表示正向偏置時三極管的飽和電流，則流過Q₁和Q₂的集電極電流I_C1=I_C2，飽和電流I_S1=nI_S2。PNP型三極管的發(fā)射極-基極電壓V_EB通常可以表示為：

其中kT/q=V_T表示熱電壓，k為玻爾茲曼常數(shù)，T為熱力學溫度，q表示電荷量的大小，同時此處忽略了厄利電壓的影響，通常V_EB具有負溫度特性，即與熱力學溫度呈互補關系(Complementary To Absolute Temperature，CTAT)^[4]。運放輸入端的電壓V_X=V_Y，因此流過電阻R₁的電流I_R1為：

    根據(jù)參考文獻[4]可知，熱電壓V_T的溫度系數(shù)為85 μV/℃，V_EB電壓的溫度系數(shù)約為-1.6 mV/℃，調(diào)整n、R₁、R₂就可以得到一個近似與溫度無關的基準電壓。傳統(tǒng)帶隙基準的輸出電壓通常固定在1.2 V左右，這也限制了一階補償帶隙基準在低電源電壓條件下的應用。同時，PTAT電壓只能抵消V_EB中與溫度相關的一次項，而CMOS帶隙基準電路非理想性的原因主要是V_EB電壓與溫度有高階依賴關系^[4]。為了進一步降低基準電壓的溫度系數(shù)，需要添加額外的電路對V_EB中的非線性項進行補償，進而提出了本文中的新型電路結構。

2 新型電壓基準源設計

    正向偏置時的V_EB電壓不僅包含與溫度相關的一次項，其中仍含有關于溫度的非線性項，V_EB電壓與溫度的依賴關系可以表示為^[5]：

式中V_g0表示0 K溫度時三極管的發(fā)射極-基極電壓，約為1 155 mV^[5]；V_EB(T_r)表示在參考溫度T_r時三極管的發(fā)射極-基極電壓，V_EB(T_r)與流過三極管的電流密度有關；η是與工藝相關的常數(shù)，常取η=4^[6]；m是與三極管集電極電流I_C相關的常數(shù)，當流過三極管集電極電流為PTAT電流時m=1，當流過集電極的電流近似與溫度無關時m=0^[6]。因此，使兩只三極管流過集電極的電流類型不同時，它們的發(fā)射極-基極的電壓表達式不同，二者的差可以用于補償V_EB中與溫度相關的非線性項，從而進一步改善基準電壓的溫度特性。同理，也可以利用電流補償模式優(yōu)化電壓基準的溫度特性^[7]。

    本文提出的基準電壓電路如圖2所示，設三極管Q₁~Q₃的放大倍數(shù)足夠大，集電極電流I_C近似與發(fā)射極電流I_E相等，V_B為共柵管提供直流偏置電壓。

    圖2中I_PTAT電流大小與式(2)相同，運放OP2使Y、Z兩點的電位相同，即V_Z=V_Y=V_EB2。電流I_C2是PTAT電流，Q₂的發(fā)射極-基極電壓V_EB2可以表示為：

    在參考溫度T_r時，為保證V_EB2(T_r)和V_EB3(T_r)設計相等，Q₃和Q₁發(fā)射結面積之比x應滿足：

    綜上所述，I_NL近似抵消掉V_EB中關于溫度的高階項，提高了基準的溫度特性。同時，調(diào)整R₃和R₄的比值可以在一定范圍內(nèi)改變基準的輸出電壓。

    為了能夠實現(xiàn)電流模式下的高精度曲率補償，基準電路中需要電流鏡精確匹配，電流鏡的失配會導致輸出參考電壓產(chǎn)生一個較大的誤差^[8]。為解決以上問題，該電路采用共源共柵電流鏡結構，同時使用該結構能夠提高基準電路的電源抑制(Power Supply Rejection，PSR)。

3 仿真數(shù)據(jù)分析

    本文中的電路采用VIS 0.15 μm BCD工藝設計，利用Spectre軟件對設計電路性能進行仿真。

    在電源電壓V_DD為1.8 V，-60 ℃~120 ℃的溫度范圍內(nèi)，電壓基準輸出仿真結果如圖3所示。仿真結果表明，基準電壓的平均值為539 mV，電壓變化范圍為136 μV，溫度系數(shù)TC約為1.40 ppm/℃。

    在不同溫度下，對電源電壓V_DD進行直流掃描，如圖4所示。在室溫情況下，電源電壓大于1.2 V時，電路就可以正常工作。但是，受三極管發(fā)射結壓降和MOS管源漏兩端電壓的限制，進一步降低該電路的最低工作電壓較難實現(xiàn)。在環(huán)境溫度為-60 ℃、27 ℃和120 ℃時，基準電壓的線性調(diào)整率分別為0.015 2%、0.001 9%和0.041 9%。

    在tt、ff、ss三個不同的工藝角下，PSR仿真結果如圖5所示，在頻率為100 Hz時，輸出基準電壓的PSR均高于84 dB，能夠較好地抑制電源波動對基準電壓的影響。

    在室溫條件下，對基準電路的輸出參考電壓進行了蒙特卡洛仿真，500次仿真的統(tǒng)計結果如圖6所示。由圖6可知，基準電壓的平均值(Mean)為539.168 mV，標準差(Std Dev)為1.322 5 mV，工藝偏差系數(shù)Std Dev/Mean為0.245%，該仿真顯示工藝偏差對基準電壓分布的影響較小。

    表1是本文提出的電壓基準電路和部分參考文獻仿真結果的對比。從表中數(shù)據(jù)可以看出，本文設計的電路結構在系統(tǒng)電壓波動、外界溫度變化時，基準電壓的穩(wěn)定性更高。

4 結論

    本文在傳統(tǒng)一階補償?shù)幕A上，利用三極管發(fā)射極-基極電壓與集電極電流關系，提出了一種近似補償V_EB中與溫度相關的非線性項的方法，設計了一種與標準CMOS工藝兼容的高精度電壓基準。基于VIS 0.15 μm BCD工藝，仿真并驗證了該電路結構的可行性。仿真結果表明，在-60 ℃~120 ℃范圍內(nèi)該基準電壓的溫度系數(shù)TC為1.40 ppm/℃；100 Hz時的電源抑制達到84 dB；蒙特卡洛仿真顯示在環(huán)境溫度為27 ℃時，基準電壓工藝偏差系數(shù)為0.245%。

參考文獻

[1] RINCON M G，ALLEN P E.A 1.1 V current-mode and piecewise-linear curvature-corrected bandgap reference[J].IEEE Journal of Solid-State Circuits，1998，33(10)：1551-1554.

[2] ANDREOU C M，KOUDOUNAS S，GEORGIOU J.A novel wide-temperature-range, 3.9 ppm/℃ CMOS bandgap reference circuit[J].IEEE Journal of Solid-State Circuits，2012，47(2)：574-581.

[3] RINCON M G A.Voltage references：from diodes to precision high-order bandgap circuits[M].Wiley-Interscience，2002.

[4] LEE K K，LANDE T S，HFLIGER P D.A Sub-μW bandgap reference circuit with an inherent curvature-com　pensation property[J].IEEE Transactions on Circuits and Systems I：Regular Papers，2015，62(1)：1-9.

[5] TSIVIDIS Y P.Accurate analysis of temperature effects in Ic-Vbe characteristics with application to bandgap reference　sources[J].IEEE Journal of Solid-State Circuits，1980，15(6)：1076-1084.

[6] MEIJER G C M，SCHMALE P C，VAN ZALINGE K.A new　curvature-corrected bandgap reference[J].IEEE Journal of Solid-State Circuits，1982，17(6)：1139-1143.

[7] GUNAWAN M，MEIJER G C M，F(xiàn)ONDERIE J，et al.A curvature-corrected low-voltage bandgap reference[J].IEEE Journal of Solid-State Circuits，1993，28(6)：667-670.

[8] LEUNG K N，MOK P K T，LEUNG C Y.A 2-V 23-μA 5.3-ppm/℃ curvature-compensated CMOS bandgap voltage reference[J].IEEE Journal of Solid-State Circuits，2003，38(3)：561-564.

[9] ZHANG K，WU D.A high performance bandgap voltage reference design[C].2010 2nd International Conference on Information Science and Engineering(ICISE).IEEE，2010：4838-4841.

[10] 李樹鎮(zhèn)，馮全源.一種CMOS高階曲率補償?shù)膸痘鶞试措娐返脑O計[J].哈爾濱工業(yè)大學學報，2017(10)：95-99.

[11] ANDREOU C M，KOUDOUNAS S，GEORGIOU J.A novel wide-temperature-range, 3.9 ppm/℃ CMOS bandgap reference circuit[J].IEEE Journal of Solid-State Circuits，2012，47(2)：574-581.

作者信息:

杜  濤1，蔡紅艷1，梁  科2，王  錦2，李國峰1，2

（1.南開大學IC設計與系統(tǒng)集成實驗室 天津市光電傳感器與傳感網(wǎng)絡技術重點實驗室，天津 300350；

2.南開大學IC設計與系統(tǒng)集成實驗室 天津市光電子薄膜器件與技術重點實驗室，天津300350）