0 引言

    隨著CMOS技術(shù)進(jìn)入納米級(jí)工藝，金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(Metal Oxide Semiconductor Field-Effect Transistor，MOSFET)不斷逼近其物理極限(如短溝道效應(yīng))，芯片的集成度和功耗面臨著極大的挑戰(zhàn)^[1-2]。多值邏輯作為高信息密度集成電路的主要理論基礎(chǔ)，為解決這一問(wèn)題提供了新的方案^[3]。在傳統(tǒng)的數(shù)字電路中最常用的是二值邏輯，而二值邏輯的信息攜帶量少，布線(xiàn)面積大，互連線(xiàn)帶來(lái)的時(shí)延占總時(shí)延的60%以上^[4]。相比于二值邏輯，三值邏輯電路可以減少門(mén)的個(gè)數(shù)和信號(hào)線(xiàn)的數(shù)量，因此使用三值邏輯電路可有效降低芯片復(fù)雜度并提高性能^[5]。

    三值存儲(chǔ)器的存儲(chǔ)信息量高，相同數(shù)量的SRAM單元，三值的存儲(chǔ)信息量約為二值的1.585倍^[6]，因此在設(shè)計(jì)相同容量的存儲(chǔ)器時(shí)，所需存儲(chǔ)單元和互連線(xiàn)數(shù)量更少。然而由于納米級(jí)工藝下MOSFET的短溝道效應(yīng)和其不易改變的閾值電壓，導(dǎo)致傳統(tǒng)的CMOS工藝設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單、性能優(yōu)越的存儲(chǔ)器較為困難^[5]。

    碳納米管(Carbon Nanotube，CNT)因其獨(dú)特的結(jié)構(gòu)和優(yōu)越的物理特性而被應(yīng)用到各個(gè)領(lǐng)域當(dāng)中，其中由碳納米管構(gòu)成的碳納米場(chǎng)效應(yīng)晶體管(Carbon Nanotube Field Effect Transistor，CNFET)應(yīng)用到集成電路設(shè)計(jì)領(lǐng)域具有許多優(yōu)良的特性，如近彈道傳輸和極低的截止電流等^[7]，因此有望取代MOSFET成為集成電路設(shè)計(jì)的主要器件。此外，CNFET的閾值電壓可以通過(guò)調(diào)節(jié)CNT的尺寸來(lái)改變，非常適合用于設(shè)計(jì)多值邏輯電路。鑒此，本文首先利用多值邏輯理論和文字運(yùn)算設(shè)計(jì)三值緩沖器；然后利用該三值緩沖器構(gòu)建三值SRAM電路；最后對(duì)所提SRAM電路進(jìn)行計(jì)算機(jī)仿真，并分析其性能。

1 三值文字運(yùn)算電路

    三值文字運(yùn)算是三值代數(shù)中的基本運(yùn)算，具有辨別0，1，2三種情況的功能，三值代數(shù)中的文字—與—或三種基本運(yùn)算可以還原到二值代數(shù)中的非—與—或基本運(yùn)算，從而達(dá)到理論上的統(tǒng)一^[8]，故三值文字運(yùn)算電路是三值邏輯的基本單元電路。三值文字運(yùn)算的定義^[9]如式(1)所示，其真值表如表1所示。

    其中，⁰x⁰為文字0運(yùn)算，¹x¹為文字1運(yùn)算，²x²為文字2運(yùn)算。文字0和文字2運(yùn)算電路是常見(jiàn)的文字運(yùn)算電路，而文字1運(yùn)算電路通常由三個(gè)文字運(yùn)算之間存在互斥與互補(bǔ)的約束關(guān)系，通過(guò)文字0和文字2非運(yùn)算電路得到。文字0和文字2非運(yùn)算電路結(jié)構(gòu)分別如圖1所示，文字1運(yùn)算電路的表達(dá)式如式（2）所示。

    由上式可知文字1電路需要兩個(gè)文字0電路、一個(gè)文字2非電路和一個(gè)二值與門(mén)，因此電路結(jié)構(gòu)復(fù)雜。運(yùn)用開(kāi)關(guān)信號(hào)理論^[8]，并結(jié)合對(duì)表1的分析，可得結(jié)構(gòu)更為簡(jiǎn)單的文字1電路開(kāi)關(guān)級(jí)表達(dá)式：

2 三值SRAM電路

    傳統(tǒng)SRAM的存儲(chǔ)由交叉耦合反相器實(shí)現(xiàn)，數(shù)據(jù)的寫(xiě)入讀出由讀寫(xiě)控制管控制。而本文使用三值緩沖器作為靜態(tài)隨機(jī)存儲(chǔ)器的基本存儲(chǔ)單元可以避免直流通路的產(chǎn)生。

2.1 三值緩沖器設(shè)計(jì)

    利用文字0、文字1和文字2非運(yùn)算電路設(shè)計(jì)基于CNFET的三值緩沖器，其開(kāi)關(guān)級(jí)表達(dá)式如式(4)所示。

    由式(4)結(jié)合文字運(yùn)算電路可得三值緩沖器結(jié)構(gòu)，如圖3所示。工作過(guò)程如下：當(dāng)x=0時(shí)，P1、P2、P4導(dǎo)通，N1、N2、N4斷開(kāi)，節(jié)點(diǎn)A、B均為高電平，N3、N6導(dǎo)通，P3、P5斷開(kāi)，節(jié)點(diǎn)C為低電平，N5斷開(kāi)，此時(shí)x_re經(jīng)N6與地相連，故x_re=0；當(dāng)x=1時(shí)，N1、P4、P2導(dǎo)通，P1、N2、N4斷開(kāi)，節(jié)點(diǎn)A為低電平、節(jié)點(diǎn)B為高電平，N3、N6、P5斷開(kāi)，P3導(dǎo)通，節(jié)點(diǎn)C為高電平，N5導(dǎo)通，此時(shí)x_re經(jīng)N5與VDD/2相連，故x_re=1；當(dāng)x=2時(shí)，N1、N2、N4導(dǎo)通，P1、P2、P4斷開(kāi)，節(jié)點(diǎn)A、B均為低電平，N3、N6斷開(kāi)，P3、P5導(dǎo)通，節(jié)點(diǎn)C為低電平，N5斷開(kāi)，此時(shí)x_re經(jīng)P5與VDD相連，故x_re=2。

2.2 三值SRAM電路設(shè)計(jì)

    存儲(chǔ)單元的設(shè)計(jì)需滿(mǎn)足數(shù)據(jù)寫(xiě)入線(xiàn)WBL上的電壓可以刷新存儲(chǔ)節(jié)點(diǎn)的數(shù)據(jù)，并且存儲(chǔ)節(jié)點(diǎn)上的數(shù)據(jù)可以對(duì)數(shù)據(jù)讀出線(xiàn)RBL進(jìn)行充放電以改變其電壓。將圖3所示三值緩沖器的輸入端和輸出端通過(guò)傳輸門(mén)相連接控制反饋回路，并結(jié)合讀寫(xiě)傳輸門(mén)，可得到基于CNFET的三值SRAM電路，如圖4所示。其中，P1、P3、P8的閾值電壓為-0.557 V，P5的閾值電壓為-0.427 V，P2、P4、P6、P7的閾值電壓為-0.293 V，N2、N3、N4、N9的閾值電壓為0.557 V，N5、N6的閾值電壓分別為0.427 V，N1、N7、N8的閾值電壓為0.293 V。三值SRAM的工作過(guò)程分三個(gè)階段：數(shù)據(jù)寫(xiě)入、數(shù)據(jù)讀出和數(shù)據(jù)保持。

2.3 寫(xiě)/讀操作

    所設(shè)計(jì)的三值SRAM電路工作過(guò)程如下：數(shù)據(jù)寫(xiě)入時(shí)，WL和RLB為邏輯值“2”，WLB和RL為邏輯值“0”，P6、N7導(dǎo)通，P8、P9、N7、N8斷開(kāi)，WBL與節(jié)點(diǎn)QR相連，QR上的數(shù)據(jù)與WBL的數(shù)據(jù)保持一致，此時(shí)反饋回路斷開(kāi)，當(dāng)WBL為邏輯值“0”時(shí)，P1、P2、N3導(dǎo)通，A=B=2，C=0，N6導(dǎo)通，P5、N5斷開(kāi)，節(jié)點(diǎn)Q經(jīng)N6放電至低電平，即邏輯值“0”；當(dāng)WBL為邏輯值“1”時(shí)，N1、P2、N3導(dǎo)通，B=C=2，A=0，N5導(dǎo)通，P5、N6斷開(kāi)，節(jié)點(diǎn)Q經(jīng)N5充電至中間電平，即邏輯值“1”；當(dāng)WBL為邏輯值“2”時(shí)，N1、N2、P3、P4導(dǎo)通，A=B=0，C=2，P5導(dǎo)通，N5、N6斷開(kāi)，節(jié)點(diǎn)Q經(jīng)P5充電至高電平，即邏輯值“2”。數(shù)據(jù)寫(xiě)入操作的仿真波形如圖5所示。

    數(shù)據(jù)讀出時(shí)，WL和RLB為邏輯值“0”，WLB和RL為邏輯值“2”，P7、P8、N8、N9導(dǎo)通，P6、N7斷開(kāi)，反饋回路導(dǎo)通，SRAM中保持的數(shù)據(jù)通過(guò)P8、N9所構(gòu)成的傳輸門(mén)讀出到數(shù)據(jù)讀出線(xiàn)RBL，讀操作的仿真波形如圖6所示。

    數(shù)據(jù)保持時(shí)，WL和RL為邏輯值“0”，WLB和RLB為邏輯值“2”，P7、N8導(dǎo)通，P6、N7、P8、N9斷開(kāi),此時(shí)反饋回路導(dǎo)通，節(jié)點(diǎn)QR與節(jié)點(diǎn)Q經(jīng)P7和N8所構(gòu)成的傳輸門(mén)相連：若存儲(chǔ)的數(shù)據(jù)為邏輯值“0”，則P1、P2、P4、N3、N6導(dǎo)通，其余管子斷開(kāi)，使得內(nèi)部存儲(chǔ)的數(shù)據(jù)保持在邏輯值“0”；若存儲(chǔ)的數(shù)據(jù)為邏輯值“1”，則P2、P3、P4、N1、N5導(dǎo)通，其余管子斷開(kāi)，使得內(nèi)部存儲(chǔ)的數(shù)據(jù)保持在邏輯值“1”；若存儲(chǔ)的數(shù)據(jù)為邏輯值“2”，則P3、P5、N1、N2、N4導(dǎo)通，其余管子斷開(kāi)，使得內(nèi)部存儲(chǔ)的數(shù)據(jù)保持在邏輯值“2”。

3 實(shí)驗(yàn)結(jié)果與分析

    所提三值SRAM電路利用HSPICE進(jìn)行仿真，工藝庫(kù)采用斯坦福大學(xué)32 nm CNFET標(biāo)準(zhǔn)模型庫(kù)^[10]，標(biāo)準(zhǔn)工作電壓為0.9 V。邏輯值“0”，“1”，“2”對(duì)應(yīng)的電壓分別為0 V，0.45 V，0.9 V。

    通過(guò)對(duì)文獻(xiàn)[11]、文獻(xiàn)[12]以及本文所提出的三值SRAM電路的延時(shí)與靜態(tài)功耗進(jìn)行分析，結(jié)果如表2所示。由表2可以看出，所提出的三值SRAM電路與文獻(xiàn)[11]相比，寫(xiě)延時(shí)平均減少49.2%、功耗平均降低97.4%；與文獻(xiàn)[12]相比，寫(xiě)延時(shí)平均減少85.4%，讀延時(shí)平均減少93.1%，功耗平均降低98.9%。其中功耗的降低是由于文獻(xiàn)[11]中邏輯值“1”的產(chǎn)生和維持是通過(guò)兩個(gè)尺寸相同的P型CNFET和N型CNFET分壓得到，此時(shí)VDD與地之間會(huì)有電流產(chǎn)生；文獻(xiàn)[12]中邏輯值“1”是由常導(dǎo)通的N型CNFET得到，因此當(dāng)SRAM電路維持邏輯值“2”或“0”時(shí)，VDD/2與VDD或地之間形成通路，從而產(chǎn)生較大的短路電流，而本文提出的三值SRAM電路在維持不同邏輯值時(shí)導(dǎo)通不同支路，因此VDD、VDD/2和地之間不會(huì)形成通路，從而降低了功耗。

4 結(jié)論

    本文提出了一種基于三值文字運(yùn)算的碳納米場(chǎng)效應(yīng)晶體管SRAM電路。與傳統(tǒng)存儲(chǔ)單元電路結(jié)構(gòu)不同，所提SRAM電路采用三值緩沖器作為基本存儲(chǔ)電路，運(yùn)用傳輸門(mén)隔離技術(shù)，提高了SRAM電路的寫(xiě)入速度，同時(shí)采用獨(dú)立電源消除直流通路，降低了電路功耗。計(jì)算機(jī)驗(yàn)證結(jié)果表明，所提三值SRAM電路具有高速低功耗的特性。

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作者信息:

康耀鵬，汪鵬君，李  剛，張躍軍

（寧波大學(xué) 電路與系統(tǒng)研究所, 浙江 寧波315211）