阮崢，陳亮，王寶瑛
（公安部第三研究所，上海 201204）
摘要：通信系統中，數字復接是提高帶寬利用率的一項重要技術，將多路并行低速信號轉變為高比特率的串行數字流。首先使用Cadence軟件仿真基本門級CMOS電路，通過自下而上的FPGA設計方法和Verilog硬件描述語言，設計四路串行復接器的功能組成模塊，完成Quartus II平臺上的可綜合驗證。最后提出了復接器CMOS集成電路的設計思路。
關鍵詞：門級電路；Verilog；Quartus II；復接器；CMOS集成電路
0引言
通信系統中，一路獨立信號的速率通常都是較低的，通信設備的帶寬卻相對較大。多路復用技術正是解決信源速率與傳輸帶寬之間不對稱問題的有效途徑之一，通常使用頻分復用、時分復用、波分復用和碼分復用四種復用系統。基于時分復用理論的復接器，按照時序依次將N路相同速率和相位的低速信號整合為一路N倍速率的高速信號，以提高傳輸物理介質帶寬的利用率。隨著電路制作工藝的不斷進步，復接器系統可以由多種基本復接電路組合，來實現Gb/s級別的工作速率，因而普遍用于通信系統的信道接口部分［1］。
集成電路設計之前一般需要經過現場可編輯邏輯陣列（FPGA）的功能驗證。作為一種通用半定制電路，FPGA的硬件驗證可以方便在電路設計的早期發現問題，達到降低研發費用、縮短開發周期的效果，因此對芯片的邏輯綜合和版圖設計具有重要意義。
本文在4∶1串行復接器的經典設計原理基礎上，介紹基本門級CMOS電路的仿真，并在Quartus下設計驗證復接器各組成電路模塊，分析電路時序邏輯功能。
1基本門級電路的CMOS設計仿真
基本非門和與非門的CMOS電路如圖1所示。
PMOS管和NMOS管的兩個柵極相連作為輸入，各自的漏極相連作為輸出，當輸入信號IN大于NMOS的閾值電壓時，M1導通，PMOS管截止，輸出信號OUT接地，為低電平輸出；當IN低于閾值電壓時，M0導通，M1截止，輸出信號OUT與VCC形成通路，輸出高電平，這樣就構成了圖1所示的非門，又稱反相器。兩個PMOS管并聯后再與兩個串聯的NMOS管相連，構成二輸入的與非門。當輸入INA和INB其中一個或者全都為低電平，M3、M2中的一個或全部導通，輸出信號OUT與高電平VCC形成通路，輸出高電平；當且僅當輸入全為高電平時，M1、M2導通，輸出信號OUT直接接地，輸出低電平，構成圖1所示的與非門電路［2］。借助Cadence軟件，按照表1給出的參數設置器件的寬長值，對非門、與非門進行器件仿真。表1器件的寬長比值（μm） 器件寬（W）長（L）PMOS20.5NMOS30.5器件仿真的結果如圖2、圖3所示，可以看出符合相應器件的邏輯特性。
圖5四路串行復接器原理圖其他基本門電路邏輯如公式（1）~（3）所示：
式中a、b表示二輸入邏輯門的輸入信號。
公式表明，或門、異或門等基本電路都可以由與門、與非門構成，稱之為基本CMOS邏輯門電路。基本門級電路繼續構成多種形式和驅動能力的觸發器、多路器、緩沖器等基本電路單元，并且作為集成電路制造廠家的標準單元庫，提供給設計人員使用。需求電路的邏輯設計驗證后，再進行電路的版圖設計、驗證、后仿真、流片、測試，最終在管級器件上實現［3］。
2復接原理
數字復接的作用是將低速數據碼流變換成高速數據碼流的設備［4］。圖4為M路信號的復接示意圖，M路信號在時序控制電路作用下，由時鐘信號控制時序，有條不紊地復接每一路獨立信源，依次輸出復接信號，其實質是在抽樣時間內傳輸一路數據，在其他時隙用于傳輸其他路信源數據。
4∶1串行復接器電路系統由三個D觸發器、三個2∶1的通道選擇器以及一個1:4分頻器構成［5］，如圖5所示。D觸發器用于數據鎖存，通道選擇器作為單刀雙擲開關。時鐘信號上升沿觸發觸發器，鎖存前端選擇器的輸出比特。分頻信號觸發通道選擇，高電平選擇信號a，低電平選擇信號b。如分頻信號正向脈沖期間，數據D1的一個比特直接輸出，而時鐘信號上升沿將數據D2，D3，D4的比特鎖存在相應的D觸發器中，直到分頻信號負向脈沖到來移出，這樣D1、D2、D3、D4的數據一位接一位地輸出，表現為數據的復接。
數據復接的條件如下：
（1）需要復接的數據在一個分頻時鐘周期內保持穩定。
（2）時鐘信號的上升沿觸發鎖存，通道選擇器高電平輸入選擇信號a，低電平輸入選信號b。
（3）分頻器輸出占空比必須為1∶3。
在CK/4信號的正向脈沖期間，D觸發器和選擇器組成了一個移位寄存器。存儲的數據D2、D3和D4一位接一位輸出。任何占空比的分頻器都可以通過硬件描述語言實現［6］。電路用到兩個時鐘信號：頻率等于復接器輸出比特率的時鐘信號和只有輸出頻率1/4的分頻信號，前者用于數據寄存，后者用于數據移位，低速時實現相對容易。隨著輸出速率提高以及復接信號源數目的增加，D觸發器的速率可能限制整個電路的輸出速率，同時通道選擇器在一個輸出比特的周期內要完成信號的選擇，需要的速度也必須很高，功耗的問題也會表現出來，因為所有D觸發器都工作在最高頻率的時鐘信號上，而CMOS管的功耗與翻轉頻率成正比。
這種結構的電路運行速度取決于n級移位寄存器和時鐘通道的第一級分頻器。D觸發器的速度有可能限制分接器的速度，因為整個移位寄存器鏈路和分頻器的第一級中的D觸發器的頻率必須等于輸出的速度。另外，所有通道選擇器的速度也必須很高，因為它們在一個輸出數據比特周期內必須完成選擇的功能。因此，電路設計所用的技術是非常關鍵的，因為所有移位寄存器都是主從觸發器，為達到高速，通道選擇器也需要大電流。這樣功耗就會很高。
3程序設計
3.1觸發器的設計
時鐘信號上升沿時刻，寄存并輸出信號源。可綜合Verilog代碼片段如下：
always @(posedge clk)
begin
q<=d;
end
3.2二選一電路的設計
根據輸入信號電平的高低，決定輸出選擇信號的二選一電路模塊的代碼片段如下：
always@(sl or a or b)
if(sl)
out<=a;
else
out<=b;
3.3分頻器電路的設計
分頻器電路可以借助狀態機、計數器兩種基本方法，根據不同的占空比要求來選擇。這里采用計數器原理來實現占空比為1∶3的分頻器設計，代碼片段如下：
always @(posedge clk)
if(count==2'b00)
out<=1;
count<=count+1;
else
out<=0;
if(count==2'b11)
count<=2'b00;
else
count<=count+1;
4結論
電路模塊各自得到Quartus II仿真驗證后，由當前文件形成各自symbol文件，用于完成復接器工程原理圖的自下而上的設計。復接器中所有的過程信號都以管腳信號輸出，用以顯示功能驗證的正確性。
截取的功能仿真結果如圖6所示。仿真中添加了圖5電路中以D4作為輸入信號的觸發器的輸出信號q4、以D3作為輸入信號a的二選一電路的輸出D34和分頻器的輸出信號clk/4。可以看到，時鐘信號clk的周期為10 ns，分頻后輸出信號的周期為40 ns，頻率為時鐘信號的1/4，占空比為1∶3。q4在時鐘上升沿鎖存D4信號，與其電平保持一致。D34在分頻信號為高電平時刻選擇信號D3，低電平時刻選擇信號D4。在第一個時隙（5 ns~45 ns）內，D1~D4輸入數據依次為1，1，0，0，這一時期的輸出復接信號muxout為1100，達到信號復接要求；第二個時隙（45 ns~85 ns）內D1~D4輸入數據依次為0，1，0，1，其間輸出復接信號muxout為0101，滿足信號復接要求；后續時隙仿真功能依然正確。經可綜合風格的硬件描述語言驗證的電路，再通過集成電路設計專用工具，邏輯綜合成邏輯門電路網表，由CMOS標準單元庫最終完成復接器集成電路的設計制造。
參考文獻
［1］ 楊洋. 0.6umCMOS 4:1高速復接器設計［D］. 合肥：合肥工業大學，2007.
［2］ 凌云. 高速復接器設計［M］.南京：東南大學出版社，2006.
［3］ 王志功，景為平，孫玲. 集成電路設計技術與工具［M］. 南京：東南大學出版社，2007.
［4］ 趙怡，但濤. 基于FPGA的多路數字信號復接系統設計與實現［J］.電子科技，2013，26（12）：3739.
［5］ 左曉偉. 光纖復接器CMOS集成電路設計［M］. 南京：東南大學出版社，2007.
［6］ 夏宇聞. Verilog數字系統設計教程（第2版）［M］.北京：北京航空航天大學出版社，2008.（收稿日期：20160317）