比利時微電子研究中心imec與全球電子設計創新領先企業Cadence設計系統公司(NASDAQ: CDNS) 今天共同宣布，使用極紫外光（EUV）及193浸式（193i）光刻技術，兩家公司攜手完成對5納米測試芯片的第一次成功流片。為生產該測試芯片，imec與Cadence對設計規則、單元庫及布局布線進行了全面優化，并使用Cadence? Innovus? 設計實現系統達成對功耗、性能和面積（PPA）的最優化方案。利用處理器設計、EUV光刻及用于193i光刻的自對準四重圖案成型技術（Self-Aligned Quadruple Patterning, SAQP），imec和Cadence成功完成一組流片的設計和測試。流片加工過程中，金屬間距由公稱32nm減至24nm，將間距排列推向新的極致。

　　Innovus設計實現系統是下一代物理設計實現解決方案，系統芯片（SoC）開發人員可以在保證最佳功耗、性能和面積（PPA）的前提下縮短上市時間。得益于大規模并行架構帶來的突破性優化技術，Innovus設計實現系統可以在功耗、性能和面積（PPA）指標上提升10% 到20%，并實現最高達10倍的全流程提速和容量增益。有關Innovus設計實現系統的詳細信息，請參閱www.cadence.com/news/innovus。

　　“開發5nm及以下高階幾何排列的過程中，與Cadence的合作發揮了關鍵作用。”imec制程技術資深副總裁An Steegen表示：“我們共同開發了核心技術，使該測試芯片使用高階技術節點成功流片成為現實。Cadence的下一代平臺使用便捷，為工程團隊高效完成高級節點工藝規則的設計奠定了基礎。”

　　“鑒于雙方合作所取得的里程碑式勝利，Cadence與imec將繼續致力于推動將金屬間距排列技術應用在越來越小的節點上”。Cadence數字與 Signoff事業部資深副總裁Anirudh Devgan博士表示：“imec技術及Cadence的Innovus設計實現系統開創出我們獨有的設計流程，為新一代創新型移動與計算機高級節點設計的開發奠定了堅實基礎。”