由于基帶芯片面向移動(dòng)手持終端，因此在同步的算法選擇和硬件框架結(jié)構(gòu)上必須考慮功耗的影響，應(yīng)該盡量選擇低功耗算法和低復(fù)雜度硬件結(jié)構(gòu)；本文在同步設(shè)計(jì)中為了進(jìn)一步降低同步功耗，將優(yōu)化傳統(tǒng)算法和硬件結(jié)構(gòu)。
1 CMMB系統(tǒng)同步設(shè)計(jì)概述
　　本系統(tǒng)設(shè)計(jì)的幀同步及頻率同步均在時(shí)域中完成^[2]，算法利用信標(biāo)中的兩個(gè)相同長(zhǎng)度的同步序列的相關(guān)性。由于系統(tǒng)的載波頻率較高，接收端與發(fā)射端晶振微小的不匹配將引入較大的頻率偏差，這會(huì)影響同步的性能，因此在設(shè)計(jì)幀同步時(shí)使用無數(shù)據(jù)輔助(粗同步)+數(shù)據(jù)輔助（精同步）的方案^[3]，同步結(jié)構(gòu)算法框圖如圖2所示。

?

　　(1) 利用無數(shù)據(jù)輔助的方法，利用信標(biāo)中兩個(gè)相同重復(fù)的2 048點(diǎn)OFDM同步信號(hào)之間的相關(guān)性，以4 096點(diǎn)為窗長(zhǎng)，窗內(nèi)的前2 048點(diǎn)與后2 048點(diǎn)做相關(guān)運(yùn)算，搜索峰值可以求出OFDM符號(hào)開始的位置，并且利用所求出的峰值可以求出小數(shù)倍載波間隔頻率的頻偏估計(jì)；
　　(2) 在時(shí)間域中完成小數(shù)倍頻偏^[4]和整數(shù)倍頻偏的估計(jì)并通過NCO進(jìn)行補(bǔ)償；
　　(3) 利用本地已知的2 048點(diǎn)同步信號(hào)，與接收到的數(shù)據(jù)在小范圍(一個(gè)保護(hù)間隔長(zhǎng)度)搜索滑窗求相關(guān)，用閾值方法找到多徑的第一徑，從而找到FFT窗的精確位置。
2 CMMB系統(tǒng)粗同步設(shè)計(jì)
2.1 常規(guī)滑窗相關(guān)硬件結(jié)構(gòu)
　　在CMMB系統(tǒng)中，需要同步信號(hào)間卷積相關(guān)：
　　
　　這樣需要一塊2 048×26(實(shí)部虛部各13位存儲(chǔ)在同一地址中)的RAM存儲(chǔ)接收到的信號(hào)，以延遲2 048后和新進(jìn)入數(shù)據(jù)做相關(guān)運(yùn)算；此外還需要一塊2 048×40的RAM存儲(chǔ)卷積后結(jié)果的實(shí)部和虛部以進(jìn)行相關(guān)運(yùn)算結(jié)果的累加運(yùn)算，前2 048個(gè)相關(guān)運(yùn)算結(jié)果存儲(chǔ)在RAM中，第2 049個(gè)相關(guān)運(yùn)算結(jié)果存儲(chǔ)在第0地址前，先將和減去第0地址中原有的相關(guān)運(yùn)算結(jié)果，再加上新的相關(guān)運(yùn)算結(jié)果，并將新的相關(guān)運(yùn)算結(jié)果存儲(chǔ)在第0地址中^[5]，RAM的其他地址讀寫以此類推，即:
　　

　　new即新進(jìn)入的相關(guān)運(yùn)算結(jié)果。
　　RTL設(shè)計(jì)完后采用0.13 μm SMIC庫進(jìn)行Design Compiler綜合，工作時(shí)鐘為80 MHz，綜合結(jié)果如表1所示。

　　由表1中的結(jié)果可以看出,RAM讀寫功耗占整個(gè)粗同步模塊的功耗的比例很大，因此需要用新的算法以減少粗同步模塊RAM的大小，從而減小系統(tǒng)粗同步的功耗。
2.2 改進(jìn)的粗同步硬件結(jié)構(gòu)
　　參考文獻(xiàn)[5]提出了設(shè)計(jì)一個(gè)低通濾波器代替圖3中相關(guān)運(yùn)算結(jié)果的累加運(yùn)算部分，見圖4所示。

　　該算法用一個(gè)乘法器代替了傳統(tǒng)算法中的RAM，系數(shù)w經(jīng)仿真選為1－2^-9。仿真以估計(jì)位置和理想位置的距離作為評(píng)價(jià)標(biāo)準(zhǔn)，即(delta=pos-pos_ideal)，系統(tǒng)仿真如圖5所示，仿真環(huán)境：典型動(dòng)態(tài)多徑，0.001%載波頻偏，150 Hz多普勒頻移。

?

　　由圖5可以看出，當(dāng)信噪比下降到6 dB以下，即delta<0，粗同步位置進(jìn)入symbol內(nèi)，引起ISI干擾，會(huì)造成系統(tǒng)性能的惡化，因此同步失敗；當(dāng)信噪比大于6 dB時(shí)同步位置在CP內(nèi)，雖然該算法與傳統(tǒng)累加運(yùn)算算法相比，誤差比較大，但是完全可以容忍，不會(huì)造成系統(tǒng)惡化（最終誤碼率在10^－6以下）。RTL設(shè)計(jì)中，傳統(tǒng)方法的2 048×40的RAM由兩個(gè)20×10的乘法器替代，完成后RTL設(shè)計(jì)后采用0.13 μm SMIC庫進(jìn)行Design Compiler綜合，工作時(shí)鐘為80 MHz，綜合結(jié)果如表2所示。對(duì)比表2和表1，可以得出結(jié)論：改進(jìn)的算法硬件比傳統(tǒng)的累加結(jié)構(gòu)的硬件的功耗降低3.2 mW，這樣可以降低系統(tǒng)在粗同步時(shí)所消耗的功耗，這對(duì)于面向手持設(shè)備的基帶芯片而言是極其重要的。

3 CMMB系統(tǒng)整數(shù)倍頻偏估計(jì)和精同步硬件設(shè)計(jì)
　　由于整數(shù)倍頻偏估計(jì)和精同步都需要用到本地已知同步序列，因此將這兩個(gè)算法放入同一硬件模塊中，復(fù)用存儲(chǔ)本地已知同步序列的ROM。
3.1 整數(shù)倍頻偏估計(jì)
　　CMMB系統(tǒng)整數(shù)倍頻偏估計(jì)在時(shí)域中完成，其算法主要應(yīng)用同步序列：
　　

　　但是在實(shí)際硬件設(shè)計(jì)中，需要計(jì)算e^-j2πmfk，可以說給硬件設(shè)計(jì)帶來了很大的麻煩，尤其是K在0～2 048中變化，這樣每完成一次m的計(jì)算，需要計(jì)算ee^-j2πmfk共2048次，需要耗費(fèi)大量功耗與時(shí)間，本文設(shè)計(jì)該硬件模塊時(shí)，將計(jì)算公式打開，首先假設(shè)m固定：

　　這樣可以發(fā)現(xiàn)，式中惟一的指數(shù)為e^-j2πmfk，而不再隨著k的變化而變化了，這就是該模塊設(shè)計(jì)的核心思想。
　　從公式中可以得出所需要的硬件代價(jià)：
　　(1)RASP2048X26M16，RAM用來存儲(chǔ)收到的同步信號(hào)的實(shí)部和虛部；
　　(2)DROM2048X24M8，ROM用來存儲(chǔ)已知的同步序列實(shí)部和虛部；
　　(3)e^-j2πmfk值在該模塊設(shè)計(jì)中采用查找表的方式，用ROM存儲(chǔ)e^-j2πmfk(m=-max,…max),因?yàn)閑^-j2πmfk的值比較小，所以需要較大位寬進(jìn)行存儲(chǔ),實(shí)部和虛部分別用22 bit表示，本模塊設(shè)計(jì)中max=5，因此需要DROM64X44M8(0.13 μm SMIC庫ROM地址只能是2ⁿ，該DROM可以擴(kuò)展存儲(chǔ)到－32～32掃頻范圍);
　　(4)另外還需要開銷乘法器：2個(gè)13×12的乘法器和2個(gè)22×22的乘法器分別計(jì)算實(shí)部和虛部。
硬件結(jié)構(gòu)如圖6所示。

　　插入兩個(gè)寄存器，進(jìn)行兩級(jí)pipeline結(jié)構(gòu)，即13×12乘法器和22×22乘法器流水運(yùn)算，從而加快整數(shù)倍頻偏估計(jì)的速度并且減小硬件功耗。
3.2 精同步硬件實(shí)現(xiàn)
　　精同步的算法即如何尋找多徑的第一徑。其算法是利用完成頻偏補(bǔ)償后的同步序列和已知同步序列相關(guān)求峰值的思想。
　　假設(shè)粗同步誤差為2，即同步位置偏移實(shí)際位置兩個(gè)子載波，仿真環(huán)境為典型動(dòng)態(tài)多徑信道，利用精同步算法可以得到圖7所示的峰值。

　　可以清楚地看出多徑間徑的關(guān)系，本文算法和硬件實(shí)現(xiàn)時(shí)將搜索范圍定為[-100,100]，在該范圍內(nèi)所有相關(guān)值求平均后，用64*mean作為閾值進(jìn)行判斷，可以找出位置2處的峰值，從而找到幀起始的精確位置。
在硬件設(shè)計(jì)上，該模塊與整數(shù)倍頻偏估計(jì)算法共用一個(gè)模塊，該模塊中有兩塊RAM：
　　(1)RASP2272X26:該RAM首先使用前2 048 X26存儲(chǔ)粗同步和小數(shù)倍頻偏補(bǔ)償后的同步序列的實(shí)部和虛部，該序列與本地已知同步序列相關(guān)求出整數(shù)倍頻偏估計(jì)；
　　完成整數(shù)倍頻偏補(bǔ)償后，將使用2 248 X26存儲(chǔ)粗同步序列位置前后100子載波范圍內(nèi)的數(shù)據(jù)的實(shí)部和虛部，存儲(chǔ)后該序列以2 048為窗與本地已知序列求相關(guān)運(yùn)算。
　　(2)RASP224X24M16:該RAM用來存儲(chǔ)精同步相關(guān)運(yùn)算后的201個(gè)相關(guān)值的能量，用來求均值和判斷精同步位置。
此外模塊中還有兩塊ROM:
　　(1)DROM64X44M8:存儲(chǔ)e^-j2πmfk，用來計(jì)算整數(shù)倍頻偏估計(jì)，這在上一小節(jié)中有詳細(xì)說明，該方法可以降低RASP2272X26的讀寫次數(shù)，提高整數(shù)倍頻偏估計(jì)的速度。
　　(2)DROM2048X24M8: 存儲(chǔ)本地已知同步序列。
　　此外乘法器也共用13×12乘法器和22×22乘法器。
　　完成RTL設(shè)計(jì)后采用0.13 μm SMIC庫進(jìn)行Design Compiler綜合，工作時(shí)鐘為80 MHz，綜合結(jié)果如表3所示。
4 NCO硬件設(shè)計(jì)
　　NCO硬件為了補(bǔ)償載波頻偏給系統(tǒng)帶來的惡化，該模塊硬件主要由16級(jí)流水的cordic算法^[6]實(shí)現(xiàn),綜合結(jié)果見表4。

　　本文提出了適用于多徑衰落信道、高載波頻偏環(huán)境下的CMMB基帶接收系統(tǒng)時(shí)間和載波頻率同步方案，并在硬件實(shí)現(xiàn)中從算法優(yōu)化、硬件構(gòu)架設(shè)計(jì)兩個(gè)方面進(jìn)一步降低同步硬件功耗。

參考文獻(xiàn)
[1]?CMMB廣播信道幀結(jié)構(gòu)、信道編碼和調(diào)制.
[2] ZHAO Xiang, LIM M S. A novel cyclic-shifted preamble scheme for symbol synchronization based on OFDM?WLANs.ICACT,2006:919-922.
[3] FORT A, WEIJERS J W, DERUDDER V, et al. A?performance and complexity comparison of auto-correlation?and across-correlation for OFDM burst synchronization.?ICASSP 2003: 341-344.
[4]?YU Zh.H.,CHEN Kai,HUANG Yu Mei, et al. OFDM?timing and frequency offset estimation based on repeated?training sequence. Wireless Communications, Networking?and Mobile Computing, 2007. WiCom 2007. International?Conference on Volume,Issue,21-25 Sept. 2007:264-266.
[5] ZHENG Hua Rong,TANG Jue, SHEN Bo. Low-complexity
?joint synchronization of symbol timing and carrier frequency
?for OFDM systems. IEEE Transaction on Consumer
?Electronics,2006,52:317-320.
[6] ?DAWID H, MEYR H. VLSI implementation of the cordic
?algorithm using redundant arithmetic.1992 IEEE:1089-1092.