1 方案論證與選擇

　　1．1 方案的選擇

　　1．1．1 信號發生模塊

　　方案1：采用模擬分立元件或單片壓控函數發生器。可同時產生正弦波、方波、三角波，但由于元件分散性太大，產生的頻率穩定度較差、精度低、波形差，不能實現任意波形輸出。

　　方案2：采用傳統的直接頻率合成器。這種方法能實現快速頻率變換，具有低相位噪聲以及所有方法中最高的工作頻率。但由于采用大量的倍頻、分頻、混頻和濾波環節，導致直接頻率合成的結構復雜，并且它也無法實現任意波形輸出。

　　方案3：采用鎖相式頻率合成器。鎖相式頻率合成是將一個高穩定度和高精度的標準頻率經過加減乘除的運算產生同樣穩定度和精確度的大量離散頻率的技術，它在一定程度上解決了既要頻率穩定精確，又要頻率在較大范圍可變的矛盾。但由于鎖相環本身是一個惰性環節，鎖定時間長，故頻率轉換時間長，頻率受限。更重要的弱點是，不能實現任意波形的功能。

　　方案4：采用直接數字頻率合成器(DDFS)。DDFS技術以Nyquist時域采樣定理為基礎，在時域中進行頻率合成，它可以快速改變頻率，并且通過更換波形數據可以實現任意波形功能。DDFS相對帶寬高，輸出相位連續，頻率、相位和幅度均可以實現程控。充分利用FPGA內部資源，在其內設置所有邏輯電路實現DDS合成，理論上可達MHz，100 kHz的頻段要求很容易實現，而且省去大部分硬件，只需D／A轉換輸出，避免硬件電路的分部影響。

　　為盡量減輕硬件負擔，充分利用數字資源，在滿足應用要求的基礎上，選擇方案4，在FPGA內部實現頻率合成。

　　1．1．2 被測網絡

　　方案1：直接利用阻容雙T網絡。可以通過改變電容電阻的參數改變中心頻率，但其傳遞函數形式已經固定，帶寬大概是中心頻率的4倍，Q值固定為0．25，陷波效果較差。

　　方案2；采用改進雙T網絡，網絡輸出經過射級跟隨器反饋回網絡，可以限制帶寬，容易實現應用要求。為此選擇方案2。

　　1．2 系統總體實現方框圖

　　系統方框圖如圖1。

　　2 理論分析與計算

　　2．1 DDS原理分析

　　DDS是一種應用數字技術產生信號波形的方法，主要組成：相位累加器、波形存儲器、D／A轉換器和低通濾波器。基本工作原理是：在參考時鐘信號的控制下，通過由頻率控制字K控制的相位累加器輸出相位碼，將存儲于波形存儲器中的波形量化采樣數據值按一定的規律讀出，經D／A轉換和低通濾波后輸出波形。其FPGA內部實現框圖如圖2所示。 　　

　　通過DDS技術實現頻率合成前需要確定DDS的主要性能參數：

　　設參考頻率源頻率為fclk，采用計數容量為2N的相位累加器(N為相位累加器的位數)，頻率控制字為M，則DDS系統輸出信號的頻率為fout=fclk／2N×M，頻率分辨率為△f=fclk／2N。若選取晶振頻率為40 MHz，頻率控制字為24位，相位累加器的位數為31位，此時的DDS模塊邏輯框圖如圖3所示，這樣的理論輸出頻率范圍為0．02 Hz～312 kHz，步進約為0．02 Hz(40 MHz／231)。

　　2．2 雙T網絡

　　雙T網絡可看作由一個T型低通網絡和一個T型高通網絡組成。低通網絡如圖3所示。將其中的電阻、電容全轉換成阻抗表示。傳遞函數H(jω)為：　　

　　2．3 相位測量

　　此模塊采用多周期同步計數法。對輸入信號周期進行填充式脈沖計數，具體做法為：利用D觸發器產生一個寬度為整數個被測信號周期的同步閘門信號，將同步閘門信號和時鐘脈沖信號相與后送入計數器1進行記數，計數值為N1；將同步閘門信號、鑒相脈沖和時鐘脈沖三者相與后送入記數器2進行記數，計數值為N2，相位差為φx=(N2／N1)×180。這樣可使量化誤差大大減小，測量精度得到提高，如圖5所示。

　　閘門的設置、脈沖間的運算、計數等問題在FPGA內部實現可增加系統的靈活性和測量精確度，并可減輕硬件方面的工作量。

　　3 主要功能電路的設計

　　3．1 DDS信號發生模塊

　　AD9851模塊處理單片機送的頻率控制字，輸出地址值給ROM 1P模塊，ROM 1P模塊中存儲正弦波表，輸出幅度值給DA。具體在FPGA內實現如圖6所示。

　　3．2 真有效值測量電路

　　采用典型真有效值一電流轉換芯片AD637，其外圍元件少，頻帶寬。對于有效值為200mV的信號，600 kHz；對于有效值為1 V的信號，-3 dB帶寬是8 MHz，其后接12位高速低功耗串口模／數轉換芯片ADS7818。為簡化電路，并保持電路參數的對稱性，僅采用一個ADS7818，通過電磁繼電器，由單片機控制，在兩路信號間周期性切換進行測幅。

　　3．3 放大整形及相位測量模塊

　　由于經過雙T網絡輸出的信號幅度衰減很大，而信號經過過零比較器的傳輸時間為，式中，G0為過零檢測器的直流增益；fP1是第一個響應極點；f為信號頻率；VP是信號幅值。由該式可以看出，幅度與相移成反比，所以在經過比較器前要加一級放大，采用的是可變增益放大芯片AD603構成的自動增益控制電路，當輸入信號峰一峰值在400 mV～7 V，頻率在6 MHz以下，輸出信號穩定平坦。在此次應用的實際電路中，將有效值從200 mV～3．5 V，頻率從30 Hz～3 MHz的輸入信號無失真的都放大到1．72 V。由于DDS輸出電壓為1．72 V，所以只需放大處理經過網絡后的信號。另外，由于前級為雙T網絡中的射隨，故不需做阻抗匹配。AGC(自動增益控制)電路如圖7所示。

　　輸出信號經過由LM311構成的零點附近的滯回比較器整形后給FPGA，進行相位測量。經過放大整形后的兩路信號先經過一級極性判別電路，通過讀取D觸發器的輸出電平來判斷從雙T網絡輸出的信號相位相對于原信號相位超前還是滯后，VOUT輸出為高電平時超前，反之為滯后。同時將兩個信號送入異或門，得到脈沖信號，測量脈沖信號的寬度，再通過計算就可以得到相位差。當脈沖的寬度很小時，為達到設計要求，標準脈沖的頻率要求很高。設計時使用的是40 MHz的晶振，所以得到相位差的表達式為度。

　　3．4 示波器顯示模塊

　　將幅頻相頻信息加至y軸，頻率鋸齒波加至x軸。D／A轉換采用12位串口電壓輸出型可程控偏壓的數／模轉換芯片TLV5638。

　　4 測試數據與分析

　　4．1 測試數據結果

　　測試數據結果如表1所示。

　　4．2 數據分析

　　經過測量，雙T網絡的幅頻及相頻特性曲線如圖8所示。在幅頻特性曲線中，橫坐標代表頻率，一格代表1 kHz；縱坐標代表增益，一格代表0．5倍。在相頻特性曲線中，橫坐標代表頻率，一格代表1 kHz；縱坐標代表相位，一格代表5°。

　　4．3 誤差分析

　　4．3．1 相位測量誤差分析

　　(1)計數誤差。計數器總會存在±1的誤差，這個誤差是方案本身存在的，無法消除，采用改進的計數方案雖無法消除誤差，但可減小誤差的影響。

　　(2)前級處理引入的誤差。采用計數法測相前需要對輸入的兩路信號進行限幅放大、電平轉換等處理，由于難以保證處理兩路信號的電路線形度完全一致，因此會引入誤差。另外在電平轉換時，比較器會影響轉換的方波上升沿或下降沿不穩定，影響計數結果。

　　(3)兩信號相異或后，用計數法測相位差，其標準時鐘信號由晶振產生，采用40 MHz晶振，其晶振頻率穩定度也會影響測量結果。

　　(4)相差測量精度還可以提高。如果相位差精度要達到0．1°，正弦波表數據應該至少儲存360×10個點，但這里只儲存了1 024個點。

　　(5)掃頻DDS部分還可以提高掃頻精度。可以提高FPGA內部時鐘頻率來提高掃頻精度，掃頻參考時鐘采用10 MHz，因為D／A轉換部分是采用轉換速度為100 ns的DAC0800，因此完全可以進一步提高參考時鐘的頻率，DAC0800轉換速度完全可以達到。

　　4．3．2 幅度測量誤差分析

　　幅度測量是采用真有效值檢波，AD637芯片本身在檢測有效值時存在固定偏差，但對前后信號產生的偏差一致，而且可以通過軟件對測量結果進行校準。

　　5 總結分析與結論

　　實驗表明，DDS信號發生部分掃頻范圍100 Hz～100 kHz，頻率步進10 Hz。用戶可以通過按鍵選擇定點測量或特定頻率段掃頻測量，并能通過LCD顯示預置頻率、網絡前后信號幅值、相位差及其極性，還可在示波器上顯示幅頻特性和相頻特性曲線。此外，可以方便地實現定點測量及特定頻率段測量，能夠很好地幫助理解頻率特性，且其可擴展性好，設計出來的產品體積小，易攜帶，適合教學等領域的應用。