隨著電子技術的發展，大屏幕LCD顯示器越來越多地成為各種電子設備的顯示終端。但是現有的大部分嵌入式處理器，因為其自身的總線速率限制了驅動大屏幕LCD的能力。例如自帶LCD控制器的ARM嵌入式處理器(三星的2440)，其系統總線的時鐘頻率最高只能達到133 MHz[1]，除了要傳輸顯示LCD屏的數據外，系統總線還要提供其他設備的數據吞吐，所以它的數據傳輸量只能滿足小屏幕的顯示，無法滿足高分辨率屏幕的數據顯示。
    市場上有很多專用的LCD控制芯片，但是其價格較高、配置不靈活。因此，本文基于能夠高速運行的FPGA[2]為處理核心，以SDRAM作為顯示緩存，設計LCD控制器，既能夠將ARM的系統總線上的顯示數據取出，并驅動大屏幕顯示數據，又能夠解決專用芯片的弊端。成功地解決了嵌入式處理器在驅動大屏幕LCD時的資源緊張問題，并可提供清晰穩定的圖像顯示。

1 架構選擇及硬件實現
1.1 架構分析選擇
　根據嵌入式處理器的工作原理，有三種架構形式可以實現LCD控制器的設計[3],如圖1所示。架構2和架構3采用了與CPU共用顯示存儲器的方式，在顯示過程中，CPU和LCD控制器需要間斷地釋放對共用存儲器的訪問，以完成刷新數據和更新數據在存儲器中的交互。這兩種架構中，CUP對存儲器的訪問會直接影響到顯示數據的更新及LCD顯示器的顯示效果。盡管架構2增加了本地存儲器，提高了系統性能，但是同樣受到架構模式的制約。而架構1避免了共用顯示存儲器的模式，將LCD控制器作為總線上的一個外設,CPU將需要更新顯示的數據通過存儲器接口發送給總線上的LCD控制器，LCD控制器控制LCD顯示。本文系統即采用了架構1形式的架構。
1.2 系統硬件設計
　基于架構1設計了圖2所示的硬件結構。整個系統以FPGA對更新數據和刷新數據的仲裁處理為核心，配合SDRAM的操作及顯示數據的傳輸標準轉換（LVDS轉換）完成其大屏幕顯示器驅動的任務，實現顯示功能。
　XC6SLX45是XILINX公司新推出的一款FPGA，屬于SPARTAN6系列，具有很高的性價比優勢。利用FPGA配置靈活的特點，在硬件方面FPGA主要實現四個接口：CPU接口、SDRAM接口、FPGA配置接口和LCD接口。其中,SDRAM接口[4]和LCD接口都是常用的標準接口，這里不再贅述。FPGA的配置接口用于對FPGA的被動串行配置，采用FPGA的這種配置方式可以很好地提高該控制器的可移植性，又可以節省FPGA的配置芯片的成本。LCD控制器通過CPU接口連接到AMBA總線上[5]，并以存儲器的方式被嵌入式處理器訪問。

　HY57V283220是一款32 bit數據總線寬度的SDRAM，采用32 bit的數據總線能夠很好地提高本控制器的數據處理速度和其驅動能力。DS90C38是一款通用的大屏幕LCD顯示器LVDS接口轉換芯片，可以適用于大部分差分接口的LCD顯示器，設計中，可以很好地將FPGA產生的RGB格式的數據轉換成高速串行差分數據格式。
1.3 硬件接口電路設計
　控制器與CPU的接口是ARM的存儲器訪問接口，接口采用異步通信方式并由26 bit地址線、32 bit數據總線接入讀寫片選線組成，其接入接口硬件圖如圖3所示。

　顯示屏接口采用標準的大屏幕LVDS接口，通過LVDS轉換芯片與外圍LCD屏幕連接，將FPGA產生的RGB等信號轉換成高速差分串行輸出信號。LCD顯示器接口如圖4所示。　　

2 FPGA軟件設計
        FPGA軟件模塊及功能示意圖如圖5所示，其軟件設計分為4個模塊:(1)DCM時鐘管理模塊。主要功能是利用FPGA內部DCM產生其他模塊所需的時鐘；(2)接收模塊。主要用來接收CPU發送來的需要更新的顯示數據，作適當處理后進行數據緩存；(3)顯存管理模塊。主要用來解決CPU寫入數據和LCD顯示器讀出數據之間的沖突；(4)LCD驅動模塊。主要用于產生LCD顯示器需要的時序。

2.1 接收模塊
    接收模塊的程序流程圖如圖6(a)所示。系統上電復位后，接收模塊進入等待接收數據狀態，當有來自CPU的數據請求時，接收模塊通過CPU接口通信協議接收數據，數據包括顯示數據和存儲地址。接收數據后，首先對地址進行譯碼。地址分為顯示數據地址和寄存器地址：當地址為寄存器地址時，接收數據對寄存器進行操作，用來對LCD屏的屬性進行配置和控制，以增強LCD控制器對不同LCD屏的兼容性；當地址為數據地址時，將CPU傳遞的線性地址譯碼為SDRAM寫入操作的bank地址、行地址和列地址。地址譯碼后，將地址和數據進行封包組幀，并且加入自動預充電標志位，以提高SDRAM的寫入數據速度。判斷預充電標志位是否有效的依據是：數據地址是SDRAM的“行末”地址、后一個數據不與當前數據的行地址相同,然后將封號幀的數據依次傳入接收緩存(FIFO)中,等待顯存管理模塊的讀取。數據的幀格式如表1所示。

2.2 顯存管理模塊
　顯存管理模塊分為：SDRAM接口模塊和SDRAM控制模塊。SDRAM接口模塊根據SDRAM的操作時序建立SDRAM訪問接口；SDRAM控制模塊仲裁CPU的顯示更新數據和LCD的顯示刷新數據在SDRAM中的讀寫操作，其操作機制如圖6 (b)所示。系統上電復位后進入監控狀態，然后進入SDRAM讀操作狀態，將LCD顯示緩存中存入一定量的顯示數據后，管理模塊進行N次的SDRAM刷新操作，刷新結束后顯存管理模塊將一直監視接收緩存，直到顯示緩存中數據不足時則循環進行讀操作。
    SDRAM是動態存儲器，合理的操作機制可以提高SDRAM的讀寫速度。本控制器在SDRAM的操作上引入了如下機制以提高系統的性能：
　 (1)讀寫操作分開獨立連續進行：將SDRAM中數據連續讀出固定個數的數據，然后進入連續寫入狀態。
　 (2)連續兩個數據不同行時,采用自動預充電讀寫操作，同行則不進行預充電操作。
    (3)在空閑狀態進行手動刷新SDRAM，
本系統的讀操作是周期進行的，在每次讀操作后進行固定周期數的刷新操作，既保證了刷新次數，又節省了刷新時間。
　　(4)采用32 bit的SDRAM，以增加位寬換取速度。
2.3 LCD驅動模塊
　　該模塊根據LCD標準的時序要求產生行時鐘、場時鐘和數據使能信號，并且配合像素時鐘將LCD顯示緩存中的32 bit數據以16 bit讀出。
3  實驗驗證
　　本設計采用的SDRAM的工作時鐘為133 MHz，為了減少異步時鐘造成的問題，FPGA的系統工作時鐘也采用了相同頻率的工作時鐘，并且成功地應用于某船載導航雷達的現實界面的實現上。在雷達圖像顯示中，ARM與LCD控制器之間的數據量為30 MB/s，屏幕采用了日立公司TMS150XG1-10TB型號的TFT-LCD顯示器，LCD屏幕的分辨率為1 024×768，像素時鐘為65 MHz。實驗結果證明，LCD控制器的工作性能良好，屏幕顯示清晰穩定。利用chipscope抽取主要的數據如圖7所示。抽取結果顯示，接收到的ARM數據經過組幀最后正確地產生了用于顯示的數據。

    本文介紹了新型高分辨率LCD控制器，解決了大屏幕顯示所需的高刷新率和高更新率問題。同時，多個內部寄存器使其支持各種型號的LCD顯示器，并已成功地驅動了15英寸的LCD顯示器。
參考文獻
[1] ELECTRONICS S. S3C2440A 32-bit CMOS microcontroller user′s manual(R).2004.
[2] 王順利，戴明，孫麗娜. 基于FPGA的一種新型8通道數據采集系統[J].電子技術應用,2009,35(11).
[3] MOTION S. SM502 mobile multimedia companion chip Databook(R).2006.
[4] 李衛，王杉，魏急波. SDRAM控制器的FPGA設計與實現[J]. 電子工程師,2004,30(10).
[5] 曹志香，桑愛兵，丁黃勝，等.基于AMBA總線的嵌入式彩色LCD控制器的設計及FPGA實現[J].電子器件,
2004,27(1).