??? 摘? 要： 提出了一種基于CPLD和DDS芯片AD9852的信號模擬器的設計方案。通過串口通信，CPLD對信號的相位、頻率、幅度及類型等重要參數進行接收及相應處理，輸出AD9852所需的控制字及對應內部寄存器地址，并觸發AD9852生成所需的各種信號。該設計方案能夠輸出單頻、FSK、RFSK、Chirp、BPSK信號，具有較高的應用價值。?

??? 關鍵詞： 信號模擬器； CPLD； AD9852； VHDL

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??? 在通信、雷達、電子對抗等電子系統的研究過程中，高性能的信號模擬器使得系統可以分模塊展開并行研究，從而縮短研究周期，節省研制經費，并對這些系統的主要指標和最終性能起著決定性的影響。隨著現代數字電路以及超大規模集成電路（VLSI）的發展，一些新的采用DDS技術的信號模擬器被廣泛研究。相比于傳統的模擬方法，采用數字技術的系統將較少地受到溫度變化的影響，并且只需要通過改變數字系統的參數，就可以實現對輸出信號的控制^[1]。?

1 AD9852的組成及功能?

??? AD公司生產的AD9852是具有高集成度的DDS芯片，它使用的是0.35μm CMOS技術，工作電壓為3.3V；其時鐘高達300MHz，內部含有4～20倍可編程參考時鐘倍乘器，參考時鐘可以單端或差分輸入。DDS的核心部件包括雙向48位可編程頻率寄存器、雙向14位可編程相位寄存器和正弦查詢表（使其頻率分辨率到微赫茲，相位分辨率到0.022°，相位截斷到17位) 以及12位的高速高性能的D/A轉換器。控制接口簡單：10MHz的串行兩線或三線外圍接口，100MHz的8位并行數據接口。本設計采用的是并行的數據傳輸模式。?

??? AD9852內部具有兩大類寄存器：數據寄存器和控制寄存器，其對應的地址如表1所示。?

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??? 其中，控制寄存器分別為節能控制寄存器IDH、時鐘控制寄存器IEH、旁路控制寄存器20H和工作模式寄存器IFH。?

2 信號模擬器系統組成?

??? 根據DDS的工作原理及信號模擬器的技術要求，信號的生成與模擬通常是對頻率、相位、幅度及類型等參數進行設置。?

該模擬器以PC為軟件平臺，用戶通過上位機軟件將信號的各種參數進行數據轉化，并按順序依次通過串口傳送給信號模擬器的硬件電路。該模擬器硬件電路的核心部件由CPLD和AD9852組成。其中CPLD芯片EPM7128SQI100-10實現對硬件電路的總體控制，主要完成兩方面的工作：對串口所傳輸的信號的各參數進行接收，實現異步串行通信UART；對所接收的數據進行提取和轉換，輸出AD9852所需控制字及相應內部寄存器的地址，同時輸出觸發信號，實現對AD9852的控制。其總體原理如圖1所示。

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2.1? 基于VHDL的串口通信?

??? 本系統采用的UART傳輸格式是1位為“0”的起始位、1位為“1”的停止位和8位數據位，當采樣寄存器檢測到RXD引腳上的電平從“1”到“0”負跳變時，啟動控制器以接收數據。根據奈奎斯特定理，采用16倍頻的時鐘信號對數據進行采樣，在每一位信號的中央采樣三次，通過三次采樣中至少兩次相同的值來確定該位數據，以減小干擾的影響。對所接收的每一幀的8位數據進行串并轉換，將其并行輸出。如果起始位接收到的值不為“0”，則為無效起始位，復位接收電路^[2]。其具體程序流程如圖2所示。?

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2.2? CPLD控制AD9852模塊?

??? 根據DDS芯片AD9852各引腳及內部寄存器相關功能， CPLD按照以下流程實現對AD9852的控制。其程序流程如圖3所示。

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??? (1)當開始接收數據時，CPLD為MASTER RESET引腳產生一個邏輯為“1”的高電平，且保持至少10個系統時鐘周期，上電復位使芯片正常工作。?

??? (2)采用并行輸入方式，CPLD每次將所接收的一幀數據中間8位同時輸出，并賦給AD9852的D7～D0并行數據輸入口。?

??? (3) 對所接收的第一幀有效數據的bit3～bit1這三位數據進行判斷，確定DDS的工作模式：Single Tone(000)，FSK（001）、RAMPED FSK（010）、Chirp（011）、BPSK(100)。?

??? (4)根據不同的工作模式，CPLD按順序依次輸出接收數據所對應的AD9852內部寄存器的地址，并賦給其A5～A0的6位并行地址輸入口。表2為各工作模式下所需使用的內部寄存器相關功能^[3]。?

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??? (5)在傳輸一幀數據的最后一位即停止位時，CPLD產生一個單脈沖信號，加在AD9852的WRB端口。在脈沖上升沿到來時，將D7～D0端口數據寫入到此時A5～A0所指示的數據寄存器中。?

??? (6) 為了對輸出信號模式加以控制，CPLD 為AD9852的FSK/BPSK/HOLD引腳產生邏輯值為“1”或“0”的信號。FSK模式時，初始頻率設為邏輯低；BPSK模式時，相位1為邏輯低，相位2為邏輯高；線性調頻模式時，若此引腳為高，則HOLD功能使頻率累加器保持當前頻率暫停掃頻；為低，繼續掃頻。?

??? (7)當各種工作模式下所需的數據都寫入端口緩沖器中，在I/O UD引腳上加一個至少持續8個系統時鐘周期（SYSTEM CLOCK）的高電平，將數據寄存器中的數據送入AD9852的內部進行處理。?

??? (8) 經過DA轉換，輸出模擬信號。?

??? 圖4為Chirp掃頻工作模式下CPLD的時序仿真結果。其中，RXD：CPLD接收到的信號；RST：CPLD初始信號；CLKSCI：CPLD的時鐘信號。而CPLD的輸出信號都用于實現對AD9852的控制。WR：DDS的寫信號；WMDT：工作模式信號；IOUT：頻率更新信號；MASTERRESET：DDS初始復位信號；D7～D0：控制字；A5～A0：內部寄存器地址。?

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3 電路設計要點?

??? 該硬件電路使用ByteBlaster并口下載電纜將計算機中的配置信息傳送到PCB板上，對CPLD進行編程。其配置模式為邊界掃描模式（JTAG）。標準的JTAG接口是4線：TMS、TCK、TDI、TDO，分別為模式選擇、時鐘、數據輸入和數據輸出線。PCB板上的10針插頭的3、5、7、9針通過信號線，分別與CPLD芯片上的TDI、TDO、TMS、TCK引腳相連。這幾根信號線用于JTAG模式在線編程。?

??? AD9852采用的是CMOS工藝，供電電壓為3.3V。將CPLD的VCCINT內核電壓設為5V，其VCCIO輸入輸出電壓設為3.3V,即可實現CPLD對AD9852的直接控制，免去TTL電路和CMOS電路的電平轉換問題。同時，由于DDS的參考信號應為1.6V的直流電平，因此在參考信號輸入到單端參考時鐘REFCLK端之前，應先經過電阻分壓。使用一個可調電阻不僅可以微調REFCLK端對地的電阻，也可調節REFCLK的直流電位^[4]。?

??? AD9852所產生的信號直接由器件內部的DAC輸出，由于內部不含低通濾波器，故要對其輸出信號進行濾波處理。AD9852輸出信號的幅度范圍較小，為了讓輸出信號幅度能夠滿足不同的應用需求，可采用先衰減后放大的方法控制信號幅度(功率)。?

??? 該硬件電路中既含有數字信號的采集與處理，也含有模擬信號的生成及調理，屬于數模混合系統。以下為在設計PCB板時的注意事項。?

??? (1)對器件進行擺放時，應將數字器件與模擬器件分開以減少相互之間的影響，降低噪聲。?

??? (2)不允許數字信號跨越模擬區和數字區，以免破壞模擬區域的完整性。?

??? (3)EPM7128SQI100有2個VCCINT引腳和6個VCCIO引腳，可在這些引腳都分別并聯上退耦電容。退耦電容可以濾除該器件產生的高頻噪聲，切斷其通過供電回路進行傳播的通路，還可以防止電源攜帶的噪聲對電路構成干擾，并為這些引腳提供蓄能電容。這些退耦電容可布在底層，以節省空間。使用過孔將其一端與最近的芯片電源引腳相連，另一端與數字地DGND相連。?

??? (4)AD9852需連接DVDD和AVDD的引腳各9個。為了給AD9852提供一個局部的直流電源，以減少開關噪聲對器件的影響，同樣將這18個引腳都并聯上了退耦電容。由于AD9852是一個數模混合器件，對電源和地的走線有較高要求。因此退耦電容在底層需要進行合理擺放，使得DVDD和AVDD分別構成兩個單獨的回路。DVDD的退耦電容，應與DGND相連；AVDD退耦電容，應與模擬地AGND相連。?

??? (5)PCB板應采用大面積敷銅。敷銅和地線相連，降低地線的電阻，減小壓降，以增加抗干擾的能力。由于該電路中AD9852采用20MHz有源晶振，通過15倍頻，其內部得到的是300MHz的系統時鐘。在這樣高頻的情況下，需要將數字地和模擬地分開來敷銅，然后用一個零歐姆的電阻將AGND與DGND連接起來。?

??? 實驗證明，基于CPLD和AD9852的信號模擬器，工作穩定，能輸出Single-Tone、FSK、Ramped FSK、BPSK、Chirp等多種形式的信號，控制方法簡便，頻率轉換速度快，輸出頻率分辨率高。因此具有很高的實用價值。?

參考文獻?

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