| 40nm與45nm工藝節(jié)點下的功耗分析 | |
| 所屬分類：參考設計 | |
| 上傳者：nuanyangyang | |
| 文檔大小：1630 K | |
| 標簽： 工藝技術 | |
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| 文檔介紹：在40nm和45nm工藝節(jié)點，功耗已經(jīng)成為FPGA選擇的頭號因素，本白皮書揭示了賽靈思如何設計最新推出的Spartan®-6 (45 nm)和Virtex®-6 (40 nm) FPGA系列，使其動態(tài)功耗比其上代 Spartan-3A和 Virtex-5 器件降得更多。如此大幅度地降低功耗需要很多工程創(chuàng)新，在40nm和45nm節(jié)點，晶體管呈指數(shù)級漏電流增長，使靜態(tài)功耗成為主要挑戰(zhàn)，此外，對高性能的追求驅(qū)使內(nèi)核時鐘頻率更高，又增加了動態(tài)功耗，本白皮書揭示了了賽靈思如何在Spartan-6 和Virtex-6 FPGA上通過工程創(chuàng)新解決了這些挑戰(zhàn)。 | |
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