頭條 AMD慶祝賽靈思成立40周年 40 年前，賽靈思（Xilinx）推出了一種革命性的設備，讓工程師可以在辦公桌上使用邏輯編程。 賽靈思開發的現場可編程門陣列（FPGA）使工程師能夠將具有自定義邏輯的比特流下載到臺式編程器中立即運行，而無需等待數周才能從晶圓廠返回芯片。如果出現錯誤或問題，設備可以在那里重新編程。 最新資訊 基于FPGA的通用PCM測試系統設計 遙測系統中，使用大量、種類繁多的數據綜合設備將不同種類、不同通道的有用信息綜合、編碼為PCM流。為滿足種類繁多的數據綜合設備的測試需求，研制了基于FPGA的通用PCM測試系統，實現對具有不同碼型、碼速率、幀結構以及接口等的數據綜合設備的功能測試。系統功能強大，使用靈活方便。 發表于：7/23/2015 基于FPGA的數字高清CMOS遙感成像技術 為得到高質量的數字高清遙感圖像，設計了一種基于FPGA的CMOS遙感成像系統。首先闡述了以FPGA為主處理器的硬件平臺結構，然后從模塊化的角度詳細介紹了如何用FPGA器件實現硬件系統的數字功能并得到高質量的遙感圖像，這些內容主要包括主控制接口、傳感器接口、圖像預處理、DDR2控制、數字視頻合成等模塊。通過軟件仿真和硬件測試，驗證了設計方案的正確性和有效性。 發表于：7/23/2015 基于FPGA的電子變焦系統設計 針對數碼相機、手機等移動設備的特點，提出一種基于高分辨率傳感器的無損電子變焦模型，該模型同時克服了光學變焦模型和傳統電子變焦模型的缺陷，輸出圖像可以達到光學變焦的效果。針對圖像在縮放過程中的混疊現象，提出一種基于FPGA的抗混疊濾波和雙線性插值相結合的圖像縮放算法。通過MATLAB仿真表明，該算法得到的圖像質量較高,硬件實現簡單。 發表于：7/23/2015 基于DSP+CPLD的電動舵機控制系統的設計 設計了一個基于DSP+CPLD的電動舵機控制系統。硬件電路包括控制器、驅動電路、信號檢測電路以及保護電路，完成了對各部分電路的檢測，同時采用了PI控制算法，并對參數進行了調整。采用DSP和CPLD相結合的主控單元，簡化了DSP的外圍電路，減少了DSP消耗的運算資源，并充分運用了CPLD編程的靈活性。實驗結果表明，該電動舵機控制系統運行可靠、穩定，具有較強的實用性。 發表于：7/23/2015 帶殘余補償的外推沖激響應低成本FIR濾波器實現 基于帶殘余補償的外推沖激響應設計技術，利用硬件描述語言編程在集成電路上對FIR數字濾波器進行了綜合。該技術利用沖激響應的準周期特性近似濾波器系數，有效降低了FIR濾波器常系數乘法的復雜度，并通過殘余補償降低濾波器階數，同時應用子項共享技術進一步減少加法器個數。綜合結果表明所提方法可以有效節省高階FIR濾波器硬件資源的消耗，適用于低成本數字系統設計。 發表于：7/21/2015 IDT 公司通過新增額外的支持PCIe 時鐘輸出的器件擴展VersaClock 5 產品系列 美國加利福尼亞州圣何塞，2015 年7 月14日 - IDT 公司（ IDT ®）（NASDAQ：IDTI）今天宣布擴展其 VersaClock 5 系列可編程時鐘發生器，新推出的器件可簡化設計中 PCIe 時鐘的產生，同時提供VersaClock 產品系列眾所周知的靈活輸出。高性能VersaClock 5 系列的新成員具有專屬的低功耗HCSL （ LP-HCSL）輸出，通過為PCIe 設計提供一個集成式的時鐘產生和分配方案能夠減少電路板空間，并降低物料成本 （BOM ）。 發表于：7/14/2015 基于改進DDS算法的任意信號發生器設計 針對傳統直接數字頻率合成（DDS）算法存在的幅度量化誤差、相位截斷誤差問題，提出了一種混合利用信號對稱性+Sunderland構造對數據ROM進行壓縮的方法，用來增大數據ROM的存儲量，同時采用改進型相位抖動注入法抑制相位截斷誤差。硬件電路部分設計了幅頻校正電路，對信號進行校正，保證了信號幅度的穩定輸出。測試結果表明，信號發生器可以輸出高速、穩定、低衰減、低雜散的任意波形，輸出信號頻率范圍為1 MHz~30 MHz，幅度峰峰值為40 mV~6.7 V。 發表于：7/14/2015 Diodes 0.2A功率開關可承受熱插拔USB負載 新功率開關系列提供0.4A電流限制以及從2.7V到5.5V的供電電壓范圍，并具有最高達0.2A的連續負載電流額定值。其它保護功能包括0.4ms升降控制時間，可支持電腦計算、通信和消費性電子設備與外圍設備之間的熱插拔連接。此外，欠壓閉鎖和反向電流阻斷功能有效保護輸入電源，熱保護功能則防止集成電路在重載或短路故障的情況下受損。 發表于：7/13/2015 用于壓縮感知的DMD控制系統設計 基于數字光處理(DLP)的數字微鏡器件(DMD)灰度控制主要針對視頻應用，故幀頻較低，只有約60～120 Hz，而用DMD實現的伯努利矩陣作為壓縮感知測量矩陣，是0-1二值矩陣，不需要灰度控制，且幀頻要求通常在數千幀每秒。研制了基于Xilinx公司Virtex-5 FPGA的DMD控制系統來實現伯努利矩陣，系統由隨機數發生器(RNG)、DDR2 SDRAM控制器、DMD控制器等模塊組成。隨機數發生器產生的隨機數存儲在DDR2 SDRAM中，實現與DMD的高速數據傳輸。經驗證，該系統可實現二值高速顯示，幀頻可達到2 kHz。 發表于：7/13/2015 基于PCIe總線的衛星導航信號傳輸系統設計 為了滿足高精度軟件接收機對衛星導航中頻信號傳輸系統的新要求，設計了一種基于PCIe總線的傳輸系統。該系統以Virtex-5 FPGA為核心控制器件，以DMA方式通過4通道PCIe接口傳輸導航衛星數據。詳細介紹傳輸系統AD模塊、DMA控制模塊、中斷模塊等核心模塊的FPGA實現方法。經過測試與驗證，系統讀寫速率分別達到了800 MB/s和650 MB/s,可以滿足不同層次導航軟件接收機對原始導航數據的需求。 發表于：7/9/2015 ?…189190191192193194195196197198…?
