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AMD慶祝賽靈思成立40周年

40 年前，賽靈思（Xilinx）推出了一種革命性的設(shè)備，讓工程師可以在辦公桌上使用邏輯編程。賽靈思開發(fā)的現(xiàn)場(chǎng)可編程門陣列（FPGA）使工程師能夠?qū)⒕哂凶远x邏輯的比特流下載到臺(tái)式編程器中立即運(yùn)行，而無需等待數(shù)周才能從晶圓廠返回芯片。如果出現(xiàn)錯(cuò)誤或問題，設(shè)備可以在那里重新編程。

百度發(fā)布XPU：AI云計(jì)算加速芯片（基于FPGA，256核心）

在加州Hot Chips大會(huì)上，百度發(fā)布XPU，這是一款256核、基于FPGA的云計(jì)算加速芯片。合作伙伴是賽思靈（Xilinx）。百度也在這次的大會(huì)上，透露了關(guān)于這款芯片的更多架構(gòu)方面的細(xì)節(jié)。

發(fā)表于：8/24/2017

基于FPGA的免疫層析信號(hào)數(shù)據(jù)采集系統(tǒng)

提出了一種基于FPGA控制的免疫層析信號(hào)數(shù)據(jù)采集系統(tǒng)，系統(tǒng)由免疫層析模擬信號(hào)采集模塊、FPGA數(shù)字控制模塊和上位機(jī)處理模塊組成。FPGA數(shù)字控制模塊由A/D驅(qū)動(dòng)、電機(jī)驅(qū)動(dòng)和數(shù)據(jù)傳輸模塊組成，其主要工作流程是電機(jī)轉(zhuǎn)動(dòng)的同時(shí)控制TM7705同步采樣，并在RAM中緩存采樣數(shù)據(jù)。該系統(tǒng)能夠?qū)崿F(xiàn)試條檢測(cè)的控制，檢測(cè)結(jié)果表示線性度為R2=0.998，靈敏度為0.027 7 mL/μg，最低檢測(cè)濃度為1.95 μg/mL，重復(fù)性小于5%。該系統(tǒng)檢測(cè)靈敏度較高、一致性穩(wěn)定，具有較好的實(shí)用性和可擴(kuò)展性。

發(fā)表于：8/10/2017

貿(mào)澤供貨基于Intel Cyclone V FPGA 的Terasic DE10-Nano套件

2017年8月8日 – 專注于新產(chǎn)品引入 (NPI) 與推動(dòng)創(chuàng)新的領(lǐng)先分銷商貿(mào)澤電子 (Mouser Electronics) 宣布即日起備貨Terasic Technologies的DE10-Nano開發(fā)套件。DE10-Nano 套件為Intel® FPGA 設(shè)計(jì)解決方案網(wǎng)絡(luò)的鉑金成員，是基于Intel片上系統(tǒng) (SoC) FPGA的強(qiáng)大硬件設(shè)計(jì)平臺(tái)，在用戶可定制的器件中同時(shí)集成了處理器、多個(gè)外設(shè)和FPGA體系結(jié)構(gòu)。

發(fā)表于：8/8/2017

多通道GNSS數(shù)據(jù)采集平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)

隨著GNSS系統(tǒng)的發(fā)展，多徑效應(yīng)逐漸成為影響定位精度和可靠性的重要因素之一。為了驗(yàn)證天線陣列方法對(duì)于多徑效應(yīng)的消除情況，需要對(duì)多個(gè)天線接收到的數(shù)據(jù)進(jìn)行實(shí)時(shí)同步采集存儲(chǔ)。為了實(shí)現(xiàn)這一目標(biāo)，利用基于PCIE通信總線的FPGA開發(fā)板與多路AD采集卡設(shè)計(jì)并實(shí)現(xiàn)了滿足系統(tǒng)要求的數(shù)據(jù)采集平臺(tái)。首先簡(jiǎn)要介紹了該采集平臺(tái)的結(jié)構(gòu)及PCIE通信鏈路的搭建，然后設(shè)計(jì)實(shí)現(xiàn)了一種數(shù)據(jù)連續(xù)存儲(chǔ)的方法，最后通過實(shí)驗(yàn)驗(yàn)證了該方法的可行性及采集平臺(tái)的整體性能。

發(fā)表于：8/4/2017

基于System Generator模型導(dǎo)出法的Boost變換器控制

利用System Generator軟件平臺(tái)，實(shí)現(xiàn)基于模塊化建模方法的變換器建模，并簡(jiǎn)化語言編寫控制系統(tǒng)的復(fù)雜過程。研究了從MATLAB-Xilinx環(huán)境中導(dǎo)出使用模塊化建模方法搭建的控制算法。通過MATLAB仿真、軟硬件聯(lián)合仿真和實(shí)驗(yàn)進(jìn)行驗(yàn)證，證明了將控制算法導(dǎo)出使用的可行性。

發(fā)表于：8/4/2017

萬人FPGA大賽正式開賽

2017/8/1，蘇州--2017年8月1日，由與非網(wǎng)、愛板網(wǎng)、摩爾吧聯(lián)合主辦，Mouser、Lattice、蘇州思得普公司贊助的2017年萬人FPGA挑戰(zhàn)大賽正式啟動(dòng)，此次大賽的主題為“只有更寬容的平臺(tái)，才能造就更強(qiáng)大的人才”，重點(diǎn)面向有意向?qū)W習(xí)FPGA的各大高校學(xué)生以及電子愛好者。

發(fā)表于：8/4/2017

各顯神通集成電路創(chuàng)新人才匯聚濱海新區(qū)

我國(guó)擁有著全球最大的集成電路市場(chǎng)，同時(shí)也對(duì)集成電路設(shè)計(jì)、應(yīng)用創(chuàng)新高端人才有著極大的需求。在市場(chǎng)需求拉動(dòng)及國(guó)家相關(guān)政策的支持下，我國(guó)集成電路產(chǎn)業(yè)呈現(xiàn)出穩(wěn)步發(fā)展的態(tài)勢(shì)。日前，第七屆“大學(xué)生集成電路設(shè)計(jì)?應(yīng)用創(chuàng)新大賽” 京津冀分賽區(qū)總決賽在天津泰達(dá)雙創(chuàng)示范區(qū)舉行。本次大賽是由由工業(yè)和信息化部人才交流中心、北京市教委指導(dǎo)，北京電子學(xué)會(huì)、IEEE中國(guó)、北方芯云科技聯(lián)合主辦的集成電路人才培養(yǎng)領(lǐng)域全國(guó)知名賽事。

發(fā)表于：8/3/2017

第七屆大學(xué)生集成電路設(shè)計(jì)?應(yīng)用創(chuàng)新大賽京津冀分賽區(qū)決賽在天津泰達(dá)舉行

第七屆大學(xué)生集成電路設(shè)計(jì)?應(yīng)用創(chuàng)新大賽是由由工業(yè)和信息部人才交流中心、北京市教委指導(dǎo)，北京電子學(xué)會(huì)，IEEE中國(guó)，北方芯云科技聯(lián)合主辦的集成電路人才培養(yǎng)領(lǐng)域全國(guó)知名賽事。大賽自2011年首次舉辦至今，已經(jīng)成功召開六屆，吸引了國(guó)內(nèi)近百所高校，數(shù)千名電子工程專業(yè)的學(xué)子參賽，現(xiàn)已成為集成電路教育領(lǐng)域的年度盛事。大賽旨在建設(shè)教育界與工業(yè)界的交流平臺(tái)，開展人才對(duì)接，項(xiàng)目合作，業(yè)內(nèi)論壇等服務(wù)活動(dòng)，合作共贏，推進(jìn)中國(guó)集成電路事業(yè)發(fā)展。

發(fā)表于：8/1/2017

基于FPGA的CMOS相機(jī)實(shí)時(shí)數(shù)據(jù)處理設(shè)計(jì)

針對(duì)CMOS圖像傳感器輸出的LVDS串行數(shù)據(jù)在傳輸過程中因數(shù)據(jù)無法對(duì)齊引起誤碼率升高，圖像分辨率降低問題，提出一種基于現(xiàn)場(chǎng)可編程門陣列FPGA的CMOS相機(jī)實(shí)時(shí)數(shù)據(jù)處理研究方案。采用VHDL硬件語言，對(duì)數(shù)據(jù)處理進(jìn)行模塊化設(shè)計(jì)，確保高速數(shù)據(jù)的正確采樣，減少誤碼產(chǎn)生。經(jīng)軟件仿真及實(shí)測(cè)表明：該方案設(shè)計(jì)合理，系統(tǒng)運(yùn)行穩(wěn)定可靠，解決了高分辨率圖像在高速傳輸中的數(shù)據(jù)校正問題，輸出的圖像輪廓清晰、無斑點(diǎn)。

發(fā)表于：8/1/2017

FPGA設(shè)計(jì)需注意的方方面面

不管你是一名邏輯設(shè)計(jì)師、硬件工程師或系統(tǒng)工程師，甚或擁有所有這些頭銜，只要你在任何一種高速和多協(xié)議的復(fù)雜系統(tǒng)中使用了FPGA，你就很可能需要努力解決好器件配置、電源管理、IP集成、信號(hào)完整性和其他的一些關(guān)鍵設(shè)計(jì)問題。不過，你不必獨(dú)自面對(duì)這些挑戰(zhàn)，因?yàn)樵诋?dāng)前業(yè)內(nèi)領(lǐng)先的FPGA公司里工作的應(yīng)用工程師每天都會(huì)面對(duì)這些問題，而且他們已經(jīng)提出了一些將令你的設(shè)計(jì)工作變得更輕松的設(shè)計(jì)指導(dǎo)原則和解決方案。

發(fā)表于：7/20/2017