使用
圖1. ADCLK925的均方根抖動與輸入壓擺率的關系
ADCLK9542時鐘扇出緩沖器和ADCLK9143超快時鐘緩沖器" title="時鐘緩沖器">時鐘緩沖器就是兩款此類時鐘分配" title="時鐘分配">時鐘分配器件。ADCLK954包括12個輸出驅動，可以在50-?的負載上驅動全擺幅" title="擺幅">擺幅為800-mV 的ECL(發射極耦合邏輯)或者LVPECL(低壓正ECL)信號，形成1.6 V的總差分輸出擺幅，如圖2所示。它可以在4.8 GHz反轉率下工作。ADCLK914可以在50?負載上驅動1.9 V高壓差分信號(HVDS)，形成3.8 V的總差分輸出擺幅。ADCLK914具有7.5-GHz的反轉率。本文來自電子發燒友網(http://www.elecfans.com)
當驅動DAC時，時鐘分配器件應該盡可能靠近DAC的時鐘輸入放置，這樣，所需的高壓擺率、高幅度時鐘信號才不會引起布線困難、產生EMI或由電介質和其它損耗造成減弱。值得注意的是，走線的特性阻抗(Z0)會隨走線尺寸(長度、寬度和深度)而變化;驅動器的輸出阻抗必須與特性阻抗匹配。
圖2. 采用3.3V電源供電時ADCLK954時鐘緩沖器的輸出波形
輸出端接
時鐘信號衰減會增加抖動，因此對驅動器輸出的端接很重要，這可以避免信號反射，并可通過相對較大的帶寬實現最大能量傳輸。確實，反射可以造成下沖和過沖，嚴重降低信號和整體時鐘的性能，或者在極端情況下，可能會損壞接收器或驅動器。反射因阻抗不匹配而引起，在走線沒有適當端接時發生。由于反射系數本身具有高通特性，因此這對具有快速上升和下降時間的高速信號更重要。反射脈沖與主時鐘信號相疊加，削弱了時鐘脈沖。如圖3所示，它對上升沿和下降沿增加了不確定的延時或者抖動，從而影響時鐘信號的邊沿。
圖3. 由端接不當引起的反射信號抖動
端接不當使回聲的幅度隨著時間而變化，因此?t也會隨時間變化。端接的時間常數也會影響回聲脈沖的形狀和寬度。基于以上原因，反射引起的附加抖動，從形狀看類似增加經典抖動的高斯特性。為了避免抖動和時鐘質量降低的不利影響，需要使用表1中總結的恰當信號端接方法。Z0是傳輸線的阻抗;ZOUT 是驅動器的輸出阻抗，ZIN 是接收器的輸入阻抗。僅顯示CMOS和PECL/LVPECL電路。
表1. 時鐘端接
方法描述優勢弱點備注
串行端接CMOS
實際上，因為阻抗會隨頻率動態變化，難以達到阻抗匹配，所以緩沖器輸出端可以省去電阻(R)。低功耗解決方案(沒有對地的吸電流)
很容易計算R的值 R (Z0 – ZOUT).上升/下降時間受RC電路的影響，增加抖動。
只對低頻信號有效。CMOS驅動器
不適合高頻時鐘CMOS drivers.信號。
適合低頻時鐘信號和非常短的走線。
下拉電阻CMOS
非常簡單(R = Z0)高功耗不推薦
LVPECL
簡單的3電阻解決方案。
就節能而言稍好一點，相對于4電阻端接來說節省一個電阻。 推薦。
端接電阻盡可能靠近PECL接收器放置。
交流端接CMOS
沒有直流功耗。 為避免較高功耗，C應該很小，但也不能太小而導致吸電流。
LVPECL
交流耦合允許調整偏置電壓。避免電路兩端之間的能量流動。交流耦合只推薦用于平衡信號(50%占空比的時鐘信號)。交流耦合電容的ESR值和容值應該很低。
電阻橋CMOS
功耗實現合理的權衡取舍。單端時鐘用兩個器件。
LVPECL
差分輸出邏輯用4個外部器件。3.3V LVPECL驅動器廣泛應用端接。