引 言

USB(Universal Serial Bus)具有以下特點：即插即用、廣泛的軟硬件支持、低功耗、可選擇的多種速度模式、完備的總線拓撲結構。隨著半導體工藝技術的發展，集成電路設計者能夠將愈來愈復雜的功能集成到單硅片上。SoC是將系統集成在一塊芯片上，包括微處理器、模擬IP核、數字IP核和存儲器(或片外存儲控制接口)等。SoC的一項關鍵技術即為IP(Intellectual Property)復用技術。IP核是指在電子設計中預先開發的用于系統芯片設計的可復用構件，系統設計者在進行一個復雜設計時將眾多IP核在一個芯片上有效集成，從而構成一個功能強大的系統。IP技術在SoC的開發中可以充分利用已有的開發成果，從而縮短系統芯片的設計周期，提高效率。

在設計IP核時應注意其可重用性，為了增強IP核的可能重用性，使IP核能更好地適應不同總線結構的SoC平臺，可以為IP核設計一個總線接口模塊。該模塊主要完成片上總線的協議轉換和實現，稱之為總線適配器(BusAdapter)。其特點為：IP核與外部的片上總線標準無關，其邏輯相對固定，只需對相應的總線適配器進行配置就能夠有效地集成于不同片上總線的SoC平臺。當前SoC中常用的總線協議有三種分別是：ARM公司的AMBA、Silicore公司的WISHBONE SoC Interconnection Archi—tecture和Ahera的Avalon總線。
本文實現的USB IP核中，設計了總線適配器，在綜合前針對WishBone總線或AMBA ASB總線通過宏定義進行設置，從而使USB IP核能夠直接集成于WishBone或AMBA ASB總線的SoC系統中。

2 USB系統組成部分

系統主要分為三個部分：主機、設備和互連。在任何的系統中，只有一個主機，與主機系統的接口稱作主機控制器。他可由硬件、固件和軟件綜合實現。設備可以分為功能性設備即外設和集線器，前者作為系統的功能擴展設備而后者作為設備的擴展連接點。互連定義了主機和外設的連接和通信方式。包括總線拓撲結構、內部分層關系、數據傳輸模型和總線訪問控制等幾個部分。一個簡單的系統可以由一臺主機和一個外設構成。

3 USB的模塊設計

3．1 模塊劃分

USB IP核主要是實現了USBl．1協議，在對整個協議分析的基礎上，整個IP核共分成五大模塊：串行接口引擎模塊、協議層模塊、端點控制模塊、端點存儲模塊和總線適配器模塊。串行接口引擎主要是支持最底層的USB協議，由于USB協議中為了增加抗干擾對比特流進行了“不歸零碼(Non Return to Zero Invert)”的編解碼，同時為了可以從比特流中提取同步信號用了“位填充”和“位剔去”。串行接口主要完成比特流方面的處理。協議層模塊則主要是完成解包和打包。在USB協議中，數據緩沖區用了端點(Endpoint)這個概念，不同的緩沖區用了不同的端點號來區分，端點存儲模塊就是相應的數據緩沖區。端點控制模塊主要是端點控制寄存器和端點狀態寄存器，對端點進行相應的控制。總線適配器模塊主要是在不同總線結構的SoC中，對USB IP核總線接口進行相應的配置，從而可以進行無縫連接到相應的SoC中。USB IP核模塊劃分如圖1所示。

3．2 串口接口引擎

串口接口引擎主要是完成USB協議中比特流的處理。根據數據的傳輸方向可分為發送部分和接收部分。發送部分即為USB設備給USB主機發送數據，接收部分則為USB設備從USB主機那里接收數據。如圖2所示。

接收部分：從同步域中恢復出12 MHz的時鐘信號，接收主機過來的比特流對其進行不歸零碼(NRZI)解碼，剔除位填充然后進行串并轉換，最后將轉換后的數據以字節的形式傳給協議層。接收部分還要能判斷出一個包的開始，在USB傳輸過程中，是以包為單的，因此接收部分首先要測包的開始SOP(Start of Packet)，所有包都是從同步字段(SYNC)開始的，同步字段是產生最大的邊緣轉換密度(Endge Transition Density)的編碼序例。以NR—ZI編碼的二進制串“KJKJKJKK”同步字段最后2位是同步字段結束的標記，同時標志了包標識符(Pacekt Iden一tiler，PID)的開始。只有當檢測到包SOP才開始后面的NRZI解碼、去位填充和串并操作，否則就繼續處于等待階段。

在接收部分還需要有檢錯部分，在檢查到傳輸過來的數據有錯誤時，要進行相應的錯誤處理。如在NRZI解碼后，在對數據進行去位填充時發現了有連續7個“1”則可以認為數據在傳輸過程中出現了錯誤，數據包已經損壞，必須通知協議層。在接收部分需要特別注意的是：在接收USB主機過來數據時，是不同的時鐘域，因此必須考慮到亞穩態問題。在本設計中，由于只處理單個比特信號，因此用了兩級寄存器來消除亞穩態。

發送部分：將協議層打包好的加上同步字段，然后進行并串轉換，將字節形式轉換成比特流形式，接著根據協議將數據進行位填充和NRZI編碼，通過D+和D一信號傳送給USB主機。這個同步字段也是告訴USB主機有一個新數據包發送過來了，在發送部分還要產生包結束EOP(End of Packet)的信號。

3．3 USB協議層

協議層主要分成三個子模塊：解包模塊、打包模塊和協議引擎模塊。這一層主要是將經過串口接口引擎模塊過來的數據進行解包，剔除USB協議中的信息。同時將端點中要發送的數據，在協議引擎控制下進行相應的打包，然后通過SIE模塊傳送給USB主機。 3．3．1 解包模塊

本模塊主要將接收到的信息包數據進行解析，解析出包標識(PID)，端點地址和USB設備地址以及包含在包中的有效數據。在解包時，對令牌包進行CRC5校驗，對數據包進CRCl6檢驗，若出錯則進行相應的出錯處理。從上面所述可知，任何包都有同步字段而同步字段在串口接口引擎模塊中已經除去了，因此本模塊不用關心同步字段。整個解包數據流如圖3所示。

引 言

USB(Universal Serial Bus)具有以下特點：即插即用、廣泛的軟硬件支持、低功耗、可選擇的多種速度模式、完備的總線拓撲結構。隨著半導體工藝技術的發展，集成電路設計者能夠將愈來愈復雜的功能集成到單硅片上。SoC是將系統集成在一塊芯片上，包括微處理器、模擬IP核、數字IP核和存儲器(或片外存儲控制接口)等。SoC的一項關鍵技術即為IP(Intellectual Property)復用技術。IP核是指在電子設計中預先開發的用于系統芯片設計的可復用構件，系統設計者在進行一個復雜設計時將眾多IP核在一個芯片上有效集成，從而構成一個功能強大的系統。IP技術在SoC的開發中可以充分利用已有的開發成果，從而縮短系統芯片的設計周期，提高效率。

在設計IP核時應注意其可重用性，為了增強IP核的可能重用性，使IP核能更好地適應不同總線結構的SoC平臺，可以為IP核設計一個總線接口模塊。該模塊主要完成片上總線的協議轉換和實現，稱之為總線適配器(BusAdapter)。其特點為：IP核與外部的片上總線標準無關，其邏輯相對固定，只需對相應的總線適配器進行配置就能夠有效地集成于不同片上總線的SoC平臺。當前SoC中常用的總線協議有三種分別是：ARM公司的AMBA、Silicore公司的WISHBONE SoC Interconnection Archi—tecture和Ahera的Avalon總線。
本文實現的USB IP核中，設計了總線適配器，在綜合前針對WishBone總線或AMBA ASB總線通過宏定義進行設置，從而使USB IP核能夠直接集成于WishBone或AMBA ASB總線的SoC系統中。

2 USB系統組成部分

系統主要分為三個部分：主機、設備和互連。在任何的系統中，只有一個主機，與主機系統的接口稱作主機控制器。他可由硬件、固件和軟件綜合實現。設備可以分為功能性設備即外設和集線器，前者作為系統的功能擴展設備而后者作為設備的擴展連接點。互連定義了主機和外設的連接和通信方式。包括總線拓撲結構、內部分層關系、數據傳輸模型和總線訪問控制等幾個部分。一個簡單的系統可以由一臺主機和一個外設構成。

3 USB的模塊設計

3．1 模塊劃分

USB IP核主要是實現了USBl．1協議，在對整個協議分析的基礎上，整個IP核共分成五大模塊：串行接口引擎模塊、協議層模塊、端點控制模塊、端點存儲模塊和總線適配器模塊。串行接口引擎主要是支持最底層的USB協議，由于USB協議中為了增加抗干擾對比特流進行了“不歸零碼(Non Return to Zero Invert)”的編解碼，同時為了可以從比特流中提取同步信號用了“位填充”和“位剔去”。串行接口主要完成比特流方面的處理。協議層模塊則主要是完成解包和打包。在USB協議中，數據緩沖區用了端點(Endpoint)這個概念，不同的緩沖區用了不同的端點號來區分，端點存儲模塊就是相應的數據緩沖區。端點控制模塊主要是端點控制寄存器和端點狀態寄存器，對端點進行相應的控制。總線適配器模塊主要是在不同總線結構的SoC中，對USB IP核總線接口進行相應的配置，從而可以進行無縫連接到相應的SoC中。USB IP核模塊劃分如圖1所示。

3．2 串口接口引擎

串口接口引擎主要是完成USB協議中比特流的處理。根據數據的傳輸方向可分為發送部分和接收部分。發送部分即為USB設備給USB主機發送數據，接收部分則為USB設備從USB主機那里接收數據。如圖2所示。

接收部分：從同步域中恢復出12 MHz的時鐘信號，接收主機過來的比特流對其進行不歸零碼(NRZI)解碼，剔除位填充然后進行串并轉換，最后將轉換后的數據以字節的形式傳給協議層。接收部分還要能判斷出一個包的開始，在USB傳輸過程中，是以包為單的，因此接收部分首先要測包的開始SOP(Start of Packet)，所有包都是從同步字段(SYNC)開始的，同步字段是產生最大的邊緣轉換密度(Endge Transition Density)的編碼序例。以NR—ZI編碼的二進制串“KJKJKJKK”同步字段最后2位是同步字段結束的標記，同時標志了包標識符(Pacekt Iden一tiler，PID)的開始。只有當檢測到包SOP才開始后面的NRZI解碼、去位填充和串并操作，否則就繼續處于等待階段。

在接收部分還需要有檢錯部分，在檢查到傳輸過來的數據有錯誤時，要進行相應的錯誤處理。如在NRZI解碼后，在對數據進行去位填充時發現了有連續7個“1”則可以認為數據在傳輸過程中出現了錯誤，數據包已經損壞，必須通知協議層。在接收部分需要特別注意的是：在接收USB主機過來數據時，是不同的時鐘域，因此必須考慮到亞穩態問題。在本設計中，由于只處理單個比特信號，因此用了兩級寄存器來消除亞穩態。

發送部分：將協議層打包好的加上同步字段，然后進行并串轉換，將字節形式轉換成比特流形式，接著根據協議將數據進行位填充和NRZI編碼，通過D+和D一信號傳送給USB主機。這個同步字段也是告訴USB主機有一個新數據包發送過來了，在發送部分還要產生包結束EOP(End of Packet)的信號。

3．3 USB協議層

協議層主要分成三個子模塊：解包模塊、打包模塊和協議引擎模塊。這一層主要是將經過串口接口引擎模塊過來的數據進行解包，剔除USB協議中的信息。同時將端點中要發送的數據，在協議引擎控制下進行相應的打包，然后通過SIE模塊傳送給USB主機。 3．3．1 解包模塊

本模塊主要將接收到的信息包數據進行解析，解析出包標識(PID)，端點地址和USB設備地址以及包含在包中的有效數據。在解包時，對令牌包進行CRC5校驗，對數據包進CRCl6檢驗，若出錯則進行相應的出錯處理。從上面所述可知，任何包都有同步字段而同步字段在串口接口引擎模塊中已經除去了，因此本模塊不用關心同步字段。整個解包數據流如圖3所示。

整個解包過程如下：首先判斷接收的包是什么包，若為TOKEN包(0UT或IN或SOF或SETUP或ACK或NAK或STALL或PRE)則轉入到TOKEN包的處理進程，若為數據包(DATA0或DATAl)則轉入到DATA包的處理進程。在TOKEN包或DATA包中若發現數據有錯則丟棄此包并報錯。
 

3．3．2 打包模塊

根據PE送來的PID組織相應的信息包，把要發送的數據安排在相應的數據包，或者組織令牌包。發送令牌包時，不必產生CRC5校驗位。在發送數據包時，需要把有效數據的CRCl6校驗位放在末尾一起發送。這個模塊主要就是如何把協議層引擎模塊送過來的數據進行打包，打包的概念其實質就是把要發送的數據根據其相應的信息安排相應的發送順序。同樣打包的過程中也不用考慮同步字段，同步字段在串口接口引擎層加入。整個打包數據流如圖4所示。

3．3．3 協議層引擎模塊

在USB設備中，某一個時刻和主機通信的只能是一個端點，當前操作都基于這個端點地址。主機不能同時和幾個端點進行通信，端點的屬性在設備和主機剛開始連接時進行的枚舉過程中已經確定，保存在各端點對應的寄存器中，比如是IN還是OUT端點，是支持控制傳輸、批量傳輸還是中斷傳輸的端點等。協議引擎模塊是整個協議層的核心控制單元，控制了其他所有模塊的工作方式，根據當前端點的配置或當前狀態處理傳輸事務，并在傳輸事務中實時更新控制與狀態寄存器。他的功能包括：有效處理IN，OUT和SETUP事務，確定當前傳輸事務要操作的端點地址，正確應答各種包和管理數據的發送和接收，同時實現USB協議中的錯誤恢復機制。

3．4 端點控制模塊和端點模塊

端點模塊：端點其實就是USB進行通信時，用于存數據的緩沖區，為了提高數據存取的速度，本IP核的端點設計成FIFO。端點控制模塊：主要是端點控制寄存器和端點狀態寄存器，此模塊中包含了USB IP核的頂層控制和狀態寄存器。如USB設備的狀態控制寄存器、設備地址寄存器、中斷屏蔽寄存器和中斷源寄存器等。為了增加靈活性，在設計時針對每一個端點分別設計了設置和功能相同但地址不同的寄存器，包括端點的控制狀態寄存器、中斷源寄存器、中斷屏蔽寄存器、緩沖區的指針寄存器。端點根據協議可以配置1到16個，在實際設計中根據本身系統需要可以對USB IP核配置端點數，增加了USB IP核端點可擴展性。

3．5 總線適配器模塊

此模塊是為了提高本IP核的可重用性而設計的。他主要包括WishBone總線接口、AMBA ASB總線接口和相應的配置寄存器。若使用于WishBone總線結構的SoC中，則在綜合前通過宏定義進行設置啟用WishBone總線接口，這樣整個USB IP核可以無縫接入WishBone總線結構的SoC中。若使用于AMBA ASB總線結構的SoC中，則在綜合前通過宏定義進行設置啟用AMBA總線接口無縫接入其SoC中。由于是在綜合前通過宏定義的，因此在實際綜合的時候，只會將宏定義的總線模塊綜合成實際電路，而不會兩個總線接口模塊都給綜合，節省資源。同時當此IP核要應用于其他的總線結構SoC中，如Altera的Avalon總線，則只要根據此總線協議再設計一個總線接口模塊，在綜合時啟用此總線接口模塊就可以將此IP核直接應用于此SoC中。因此本USB IP核對于不同總線的SoC利用總線適配器使具體較強靈活性，可重用性強。

4 FPGA驗證

本USB IP核已經應用于一款數據采集單芯片系統中。因此在進行FPGA驗證時，是將此IP核嵌入于此單芯片系統中進行的。此單芯片系統中嵌入UART模塊可與PC機的串口進行通信，此系統中的增強型8051MCU核對整個USB IP核進行相應的控制。FPGA驗證采用了Xilinx公司的ISE集成開發環境，在調試的過程中用了ChipSeope Pro軟邏輯分析儀。硬件平臺用Xilinx公司的Virtex4系列中XC4VLX60器件。

整個過程如下：

(1)USB從設備與PC機的USB接口連接，此時USB從設備要完成設備枚舉的過程。

(2)設備枚舉完成PC機會提示驅動程序還沒有裝，要求加載驅動程序在PC機上加驅動程序，USB的驅動程序直接與PC機的操作系統聯系，項目中的USB接口是在Windows XP操作系統中調試的。

(3)在驅動程序加載完成后，PC機會提示“現在可以正常通訊”，表明現在可以利用USB的應用層軟件進行通信了。

(4)將數據從PC機的應用層輸入，通過USB接口發給嵌入USB IP核的數據采集SoC芯片，然后通過其中的SoC中UART將數據返回給PC機，經過比較兩者數據完全相同，驗證表明了此IP核的正確。

圖5是在進行IP核FPGA驗證時，設備枚舉階段PC的USB主機發送給USB IP核的幀開始(SOF)包。

fs_clk為從PC機發過來的比特流恢復過來的12 MHz的時鐘信號。rx_data表示收到的數據，如圖5所示在rx_valid高電平時，表明收到的rx_data是有效的，從圖中可以看出收到了十六進制數“A5—43—85”，此包正是PC機發給USB IP核的SOF包。rxdp和rx_dn是串口接口引擎模塊中的信號，他經過一個三態門與圖1所示的D+和D一相連接。由圖中可以看出，在“85”收到時，rxdp和rx_dn的波形表明收到了PC機發過來的兩個fS_clk時鐘周期的"SE0”表示包結束的信號。

5 結 語

本USB IP核在設計時，充分考慮到可重用性，其USB端點可進行相應的配置和擴展。同時針對目前SoC中常用的WishBone總線和AMBA ASB總線結構設計了總線適配器，在綜合前進行相關的宏定義就可以無縫接入SoC中。本USB IP核在實際項目中，與MCU核以及其他的IP核集成于一款數據采集SoC芯片中，該數據采集SoC已經處于版圖后仿真階段，即將流片。