摘? 要: 介紹了時(shí)序分析" title="時(shí)序分析">時(shí)序分析" title="靜態(tài)時(shí)序分析" title="靜態(tài)時(shí)序分析">靜態(tài)時(shí)序分析">靜態(tài)時(shí)序分析在數(shù)字集成電路設(shè)計(jì)中的應(yīng)用,并以100M以太" title="以太">以太網(wǎng)卡芯片設(shè)計(jì)為例,具體描述了以太網(wǎng)卡芯片設(shè)計(jì)中的靜態(tài)時(shí)序分析流程及其時(shí)序問題。
關(guān)鍵詞: 靜態(tài)時(shí)序分析? 100M以太網(wǎng)卡? 數(shù)字電路? 約束? 應(yīng)用
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集成電路自誕生以來,正如莫爾定律所預(yù)言的一樣,每隔18個(gè)月集成度就翻一番。目前的集成電路設(shè)計(jì)已經(jīng)由早期的幾十μm減小到0.15μm,進(jìn)入到了深亞微米級(jí)。在器件的特征尺寸降到深亞微米級(jí)的同時(shí),器件的物理特性和電學(xué)特性也發(fā)生了很大的變化。器件本身固有延遲大大減小,而互連線所引起的延遲在整個(gè)單元延遲中所占的比例越來越大,因而時(shí)序不收斂是深亞微米集成電路設(shè)計(jì)中最常見的問題。在深亞微米集成電路設(shè)計(jì)中,傳統(tǒng)的分析方法使前端的邏輯設(shè)計(jì)與后端的物理設(shè)計(jì)很難保持一致。在邏輯設(shè)計(jì)中,仿真分析后功能和時(shí)序都正確的網(wǎng)表,卻由于布線設(shè)計(jì)后芯片空間和連線的限制,造成互連引線延遲與邏輯設(shè)計(jì)中使用的模型不一致,使得時(shí)序不再滿足約束要求,導(dǎo)致邏輯設(shè)計(jì)和物理設(shè)計(jì)循環(huán)不收斂,從而使設(shè)計(jì)周期大大加長(zhǎng)。因此,傳統(tǒng)的分析方法在復(fù)雜的SOC設(shè)計(jì)面前,顯得無能為力,而成為整個(gè)設(shè)計(jì)流程中的瓶頸。
在這種情形下,靜態(tài)時(shí)序分析應(yīng)運(yùn)而生,它不僅可以根據(jù)設(shè)計(jì)規(guī)范的要求對(duì)設(shè)計(jì)進(jìn)行檢查,同時(shí)還能對(duì)設(shè)計(jì)本身做全面的分析。靜態(tài)時(shí)序分析是相對(duì)于動(dòng)態(tài)時(shí)序分析而言的。動(dòng)態(tài)時(shí)序分析時(shí)不可能產(chǎn)生完備的測(cè)試向量,覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中,無法暴露一些路徑上可能存在的時(shí)序問題;而靜態(tài)時(shí)序分析,可以方便地顯示出全部路徑的時(shí)序關(guān)系,因此逐步成為集成電路設(shè)計(jì)簽字認(rèn)可的標(biāo)準(zhǔn)。
本文以100M以太網(wǎng)卡芯片的設(shè)計(jì)為基礎(chǔ),以靜態(tài)時(shí)序分析工具PrimeTime為參考工具,以Verilog語言為參考硬件描述語言，探討100M以太網(wǎng)卡芯片設(shè)計(jì)中的靜態(tài)時(shí)序分析流程及其時(shí)序問題。
1 100M以太網(wǎng)卡的結(jié)構(gòu)
100M以太網(wǎng)卡是一塊高集成度的快速以太網(wǎng)控制器,它支持IEEE802.3和802.3u協(xié)議及PCI v2.2總線接口協(xié)議,還支持10M/100M自適應(yīng)功能。此芯片包括PCI接口模塊、兩個(gè)2KB的FIFO模塊、發(fā)送DMA控制模塊、接收DMA控制模塊、IEEE 802.3協(xié)議規(guī)定的MAC模塊和10/100M 集成物理層(PHY)模塊。此外,還提供了EEPROM接口和擴(kuò)展BootROM接口。從整體來看,它是包含數(shù)字電路和模擬電路的混合型集成電路芯片。它采用的是0.25μm工藝,四層金屬層。圖1是該100M以太網(wǎng)卡的結(jié)構(gòu)框架圖。
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2 100M以太網(wǎng)卡設(shè)計(jì)的靜態(tài)時(shí)序分析
100M以太網(wǎng)卡芯片的時(shí)鐘關(guān)系如圖2所示。pmapmd是網(wǎng)卡芯片物理層的模擬電路部分,digital是網(wǎng)卡芯片物理層的數(shù)字電路部分,core則是指網(wǎng)卡芯片除物理層之外的部分。純模擬模塊pmapmd通過晶振產(chǎn)生五個(gè)時(shí)鐘:f125m、f20m、f50m、t100rxc、t10rxc，提供給digital;digital提供PRXC、PTXC、clk_10Hz;clk_1kHz四個(gè)時(shí)鐘給core模塊。pci_clk是外部時(shí)鐘,通過PCIPAD提供給digital和core;同時(shí),pci_clk還通過一個(gè)PCIbuffer產(chǎn)生一個(gè)與pci_clk相位不同但頻率相同的時(shí)鐘PADCLK提供給core。
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由于該100M以太網(wǎng)卡芯片比較復(fù)雜,同時(shí)還要滿足一些特殊的功能需要,所以在該網(wǎng)卡的設(shè)計(jì)過程中存在許多時(shí)序分析問題需要解決。首先,該網(wǎng)卡的大部分PAD都是雙向的。在有些模塊中,外部輸入輸出接口的時(shí)序限制是參照內(nèi)部時(shí)鐘進(jìn)行限定的。其次,為了省電,在該網(wǎng)卡內(nèi)部設(shè)有許多選通時(shí)鐘(Gate Clock)和內(nèi)部時(shí)鐘,多個(gè)時(shí)鐘之間的信號(hào)連接會(huì)帶來相應(yīng)的麻煩。
圖3是100M以太網(wǎng)卡靜態(tài)時(shí)序分析流程圖。
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2.1?時(shí)鐘的定義
在靜態(tài)時(shí)序分析中,時(shí)鐘的定義是設(shè)定限制的最重要的一個(gè)步驟,因?yàn)殪o態(tài)時(shí)序分析本來就是基于時(shí)序進(jìn)行分析的,而絕大多數(shù)的時(shí)序路徑的計(jì)算又都是以時(shí)鐘為基礎(chǔ)的。所謂時(shí)鐘定義是指對(duì)于設(shè)計(jì)中所用到的時(shí)鐘設(shè)定名稱、周期、相位、占空比。在Primetime中用如下命令來實(shí)現(xiàn):
create_clock -name? [NAME] -period [P] -wave [rising_time falling_time] object_name
由于100M以太網(wǎng)卡芯片的門數(shù)較多,時(shí)鐘關(guān)系也比較復(fù)雜,所以對(duì)不同關(guān)系的時(shí)鐘,定義方法也不一樣。圖4給出三個(gè)不同關(guān)系的時(shí)鐘。
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(1)CLK1和CLK2有兩種關(guān)系:一種是CLK1和 CLK2來自網(wǎng)卡外部毫無聯(lián)系的晶振,其相位關(guān)系是不確定的。根本無法通過Primetime正確地檢查它們之間的時(shí)序關(guān)系,但是可以正確地檢查單獨(dú)經(jīng)過CLK1或是CLK2的路徑的時(shí)序。另一種是CLK1和CLK2是頻率不一致的時(shí)鐘,例如通過RxDMA控制寫RxFIFO和讀RxFIFO的時(shí)鐘頻率是不一樣的,MII通過RxDMA控制寫RxFIFO的頻率為25MHz，而PCI通過RxDMA控制讀RxFIFO的頻率是33MHz。對(duì)于這樣的異步設(shè)計(jì),一般不是通過Primetime的報(bào)告保證其時(shí)序關(guān)系,而應(yīng)該在寫代碼時(shí)就必須保證該部分的時(shí)序關(guān)系正確。所以若碰到這種情況,做靜態(tài)時(shí)序分析時(shí)一般要進(jìn)行如下處理;
set_false_path -setup-from CLK1 -to CLK2
(2)CLK3是由CLK1通過組合邏輯產(chǎn)生的,其相移就是這些組合邏輯的延時(shí),經(jīng)過第一遍綜合之后,該延時(shí)便可從時(shí)序報(bào)告中得出,這樣就可以根據(jù)此延時(shí)對(duì)這兩個(gè)時(shí)鐘的關(guān)系給出正確的設(shè)定。在Primetime中，有以下兩種方法可以設(shè)定:
一種方法是分別定義時(shí)鐘CLK1和CLK3,并將其rising_time、period和占空比設(shè)為相同,然后再通過時(shí)鐘延時(shí)的設(shè)定來區(qū)分兩者的不同相位。當(dāng)然時(shí)鐘延時(shí)的差值應(yīng)該由所提之的組合邏輯延時(shí)決定。
另一種方法是只定義時(shí)鐘CLK1，再用如下命令定義CLK3：
create_generated_clock -name CLK3 -source? P1 -
divide_by 1? DFF3/ck
這樣,在布局布線" title="布局布線">布局布線之后做靜態(tài)時(shí)序分析時(shí),CLK1被設(shè)為propagated_clock， Primetime就可以根據(jù)兩時(shí)鐘之間的延時(shí)關(guān)系來算出CLK3的特性(包括時(shí)鐘延時(shí)、時(shí)鐘抖動(dòng)等),無需再另行推算。而前一方法比較適用于布局布線之前的靜態(tài)時(shí)序分析,因?yàn)檫@時(shí)所有的時(shí)鐘都被設(shè)為理想的,其時(shí)鐘延時(shí)、時(shí)鐘抖動(dòng)和時(shí)鐘傳輸時(shí)間等都是根據(jù)實(shí)際情況來設(shè)定的。只有當(dāng)源時(shí)鐘為propagated_clock時(shí),Primetime才會(huì)自動(dòng)推算CLK3的特性,否則仍需要設(shè)置。
2.2 邊界時(shí)鐘
由于100M以太網(wǎng)卡某些模塊涉及到邊界時(shí)鐘,所以必須考慮邊界時(shí)鐘引起的時(shí)鐘延時(shí)問題。所謂邊界時(shí)鐘是指某模塊的輸入輸出和時(shí)序限制是以某個(gè)特定的時(shí)鐘作基準(zhǔn)的,而該時(shí)鐘是由外部時(shí)鐘分頻得到的。
但在布局布線之后做靜態(tài)時(shí)序分析時(shí),并不用費(fèi)心去計(jì)算邊界時(shí)鐘引起的時(shí)鐘時(shí)延,而是把它交給Primetime完成。正如前面所提到的,當(dāng)源時(shí)鐘為propagated_clock時(shí),Primetime會(huì)自動(dòng)計(jì)算所生成時(shí)鐘的相關(guān)延時(shí)。
2.3 輸入輸出延時(shí)的聲明
做靜態(tài)時(shí)序分析時(shí)，要根據(jù)端口時(shí)序圖聲明輸入輸出延時(shí),而不是根據(jù)內(nèi)部延時(shí)確定端口時(shí)序。下面給出延時(shí)聲明和端口時(shí)序聲明之間的簡(jiǎn)單計(jì)算公式。假設(shè)時(shí)鐘周期為T,時(shí)鐘從端口到寄存器的延時(shí)是Tx,數(shù)據(jù)從端口到寄存器的延時(shí)是Ty,工藝給定的setup_time是Tsetup,hold_time是Thold,端口時(shí)序聲明給出的輸入數(shù)據(jù)在時(shí)鐘采樣沿之前保持有效的最小時(shí)間是Tsu,輸入數(shù)據(jù)在采樣時(shí)鐘沿之后保持有效的時(shí)間是Tkeep,端口時(shí)序聲明給出采樣時(shí)鐘沿到輸出數(shù)據(jù)有效的最長(zhǎng)時(shí)間是Tdelay。在做靜態(tài)時(shí)序分析時(shí)應(yīng)保證以下關(guān)系成立:
Tsu+Tx-Ty>Tsetup????????????? (1)
Tkeep-Tx+Ty>Thold???? ???? (2)
根據(jù)輸入延時(shí)和輸出延時(shí)的定義和公式(1)和(2),可以得出最大輸入延時(shí)是:
Tinput_delay=T-Tsu????????????(3)
最大輸出延時(shí)是:
Toutput_delay=T-Tdelay???????? (4)
根據(jù)公式(3)以及圖5的端口時(shí)序圖可以定義圖5的最大輸入延時(shí)是:
Tinput_delay=Tclk-q + TM???????(5)
根據(jù)公式(4)以及圖5的端口時(shí)序圖可以定義圖5的最大的輸出延時(shí)是:
Toutput_delay=TS+Tsetup????????(6)
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2.4?時(shí)序報(bào)告分析
靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑,計(jì)算信號(hào)在這些路徑上的傳播延時(shí),檢查信號(hào)的建立和保持時(shí)間" title="保持時(shí)間">保持時(shí)間是否滿足時(shí)序要求,通過對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析,找出違背時(shí)序約束的錯(cuò)誤。因此分析靜態(tài)時(shí)序分析的報(bào)告是非常必要的。
下面是以100M以太網(wǎng)卡地址識(shí)別邏輯模塊作靜態(tài)時(shí)序分析時(shí)所產(chǎn)生的報(bào)告的一部分。
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Report ： timing
??????? -path full
??????? -delay max
??????? -max_paths 1
Design ： ARLcore
Version： 2000.05-1
Date?? ： Fri Nov 21 15：38：25 2002
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Startpoint： ARLdp/n_DAValidsN_reg
(falling edge-triggered flip-flop clocked by TXC)
Endpoint： ARLsm/Cstate_reg[3]
(rising edge-triggered flip-flop clocked by TXC)
? Path Group： TXC
? Path Type： min
?????? Point????????????????????? ? Incr??? Path
??? ——————————————————————————
clock TXC (fall edge)?????????????? 5.00?? ?? 15.00
clock network delay
(ideal)??????????????????????????? 1.00?? ?? 16.00
ARLdp/n_DAValidsN_reg
/CPN (dfpfb1)?????????????????????? 0.00????? 16.00 f
ARLdp/n_DAValidsN_reg/Q
(dfpfb1)????????????????????????????0.56????? 16.56 f
ARLdp/U394/Z (an02d1)? ???????????? 0.25????? 16.80 f
ARLdp/n_DAValids (ARLdp)?? ???????? 0.00????? 16.80 f
ARLsm/n_DAValids (ARLsm)?? ???????? 0.00????? 16.80 f
ARLsm/U260/Z (an04d1)?????????????? 0.27????? 17.08 f
ARLsm/U294/Z (aor21d1)????????????? 0.27????? 17.34 f
ARLsm/U291/Z (aor21d1)????????????? 0.30????? 17.64 f
ARLsm/Cstate_reg[3]/D
(dfcrq2)???????????????????? ?????? 0.00????? 17.64f
data arrival time????????????????????? ?????? 17.64
clock TXC (rise edge)???????? ????? 20.00???? 20.00
clock network delay
?(ideal)???????????????????? ???????? 1.00????? 21.00
ARLsm/Cstate_reg[3]/CP
?(dfcrq2)?????????????????? ????????? 0.00????? 21.00r
library hold time???????????? ????? 0.50????? 21.50
data required time?????????????????? ???????? 21.50
........................................................
??? ……
data required time?????????????????? ???????? 21.50
data arrival time?????????????????????????????-17.64
?? ————————————————————————————
slack (MET)??????????????????? ?????????????? 3.86
從報(bào)告中可以看出它非常詳細(xì)地報(bào)告了從Startpoint：ARLdp/n_DAValidsN_reg到 Endpoint：ARLsm/Cstate_reg[3]這條路徑的時(shí)序關(guān)系,并且這條路徑是滿足保持時(shí)間的。
靜態(tài)時(shí)序分析在不同階段的側(cè)重點(diǎn)是不一樣的。在布局布線前,往往更重視建立時(shí)間檢查,而忽視保持時(shí)間檢查。如果違背了建立時(shí)間,就必須重新優(yōu)化。至于違背了保持時(shí)間,可以通過在布局布線后手工加入一定的延時(shí)來解決,在布局布線后,應(yīng)重點(diǎn)檢查保持時(shí)間。
在100M以太網(wǎng)卡芯片設(shè)計(jì)中,通過做靜態(tài)時(shí)序分析,確認(rèn)了其設(shè)計(jì)的可靠性,為設(shè)計(jì)獲得簽字認(rèn)可起到了保證性的作用。
靜態(tài)時(shí)序分析是分析、診斷和確認(rèn)設(shè)計(jì)的時(shí)序特性的方法。它不需要輸入向量就能窮盡所有的路徑,且運(yùn)行速度很快、占用內(nèi)存較少,不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查,而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì),因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。
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參考文獻(xiàn)
1 Barual Tuck..Deep Submicron Changes the Face of Verification[J].Computer Design， 1995(10):20
2 Musgrave G etal. User Experience with High Level Formal? Verification. In：ACM Proceedings of the35th Design Automation Conference.San Francisco:ACM，1998:327