摘　要： 介紹了一種基于PC+ARM+DSP+DDS體系結構的通用雷達中頻信號模擬器。該系統能夠模擬多種體制的雷達中頻信號，而且不同信號間切換方便、使用靈活。介紹了該系統的硬件設計和在模擬相參脈沖雷達動目標信號中的應用。
　　關鍵詞： 雷達中頻信號模擬器 AD9852 TMS320C6416 S3C44B0X 相參

　　雷達信號模擬器是模擬技術與雷達技術相結合的產物。它通過模擬的方法產生雷達回波信號, 以便在實際雷達系統前端不具備的條件下對雷達系統后級進行調試^[1]。隨著數字技術的進步，高速、超大規模集成電路的使用，雷達信號模擬系統正朝著靈活、通用的方向發展。筆者設計了一種基于PC+ARM+DSP+DDS體系結構的通用雷達中頻信號模擬器，介紹了該系統的硬件設計，并以模擬相參脈沖雷達動目標信號為例，介紹了本系統的應用。
1 系統結構設計
　　現代雷達信號模擬器的設計偏重于運用數字化方式實現，隨著實時數字信號處理技術的發展，PC+DSP+D/A的體系結構成為雷達模擬器實現的主要方式。直接數字頻率合成技術(DDS)以其在頻率捷變速度、相位連續性、相對帶寬、高分辨率以及集成化等方面的優異性能，成為現代頻率合成技術中的佼佼者，同時也為雷達中頻信號模擬的實現方式提供了新的選擇^[2]。
　　本設計采用PC+ARM+DSP+DDS的體系結構。PC機對目標及環境進行建模、運算，生成雷達中頻信號仿真數據庫，DSP根據模擬的雷達實時狀態及目標、環境的實時特性，進行數據調度、運算和處理，最后形成控制DDS所需的調幅、調相、調頻等控制字，通過DDS產生雷達中頻模擬信號。
　　出于對模擬器通用性的考慮，PC機與DSP間的通信，希望不僅能實時改變雷達模擬信號的參數，還可以適應不同雷達體制和不同信號處理機的具體要求，方便加載新的程序。雖然通過PCI(或CPCI)能實現程序加載，并且傳輸速率快，但不能脫機工作，且插拔麻煩，不能用于筆記本調試。本設計采用ARM作為主控模塊，控制USB接口器件和DSP的主機口，完成程序的加載和參數的實時設置。
2 硬件電路的設計與實現
　　本系統主要包括以ARM為核心的主控模塊，以DSP為核心的實時數據處理模塊，以DDS為核心的信號生成模塊，以及包括USB、RS-232和鎖存器等的通信模塊和電源系統，其系統框圖如圖1所示。

2.1 主控模塊
　　系統主控模塊負責控制和協調各種工作。ARM采用Samsung公司生產的S3C44B0X微處理器，通過集成鎖相環倍頻系統主頻可達66MHz，最大外部存儲空間256MB，片上資源豐富，外圍控制能力強，性價比高^[3]。由它控制USB模塊接收PC機計算生成的雷達模擬信號的數據及代碼，控制主機口加載DSP，控制UART實現工作狀態在PC機上的實時顯示。
2.2 實時數據處理模塊
　　實時數據處理模塊利用PC機生成的雷達信號模擬數據，根據設定的雷達工作狀態及目標、環境的實時動態計算DDS的控制字，控制三片DDS輸出雷達模擬信號。同時通過串口與信號處理機交換信息，通過鎖存器向處理板提供數控衰減控制信號。
　　DSP采用TI公司C6000系列中的TMS320C6416，系統時鐘達600MHz，數據處理速率可達4800MIPS。提供32/16bit主機口，具有兩個獨立的外部存儲器接口，其中EMIFA支持64bit總線寬度^[4]。
2.3 信號生成模塊
　　DDS信號產生模塊采用三片ADI公司生產的AD9852ASQ，它們同時生成三路中頻信號。根據雷達體制和信號處理機要求不同，可分別對應不同的信號，如雷達的目標回波、雜波和發射信號，或外輻射源雷達的直達波、目標回波和多徑信號，以及跟蹤雷達回波信號的和支路Σ、俯仰差支路△α以及方位差支路△β等。
　　AD9852最高工作頻率300MHz，可工作在單頻、FSK、Ramped FSK、Chirp、BPSK五種模式。具有豐富的寄存器組，通過設置相應控制字可方便生成多種信號^[5]。
2.3.1 總線及時序控制設計
　　AD9852的頻率、相位和幅度控制字的設置和控制信號的產生由TMS320C6416完成，AD9852可以看作是異步存儲設備與TMS320C6416的EMIFA相連，EMIFA采用32bit總線。
　　AD9852采用并行輸入，總線寬度為8位，數據傳輸速率可達100MHz。為了提高控制DDS的速度，本系統采用了地址總線復用、數據總線“分裂”的技術。即三片AD9852的6位地址線同時占用TMS320C6416地址總線A2～A7位，而它們的數據線分別占用TMS320C6416數據總線的D0～D7、D8～D15和D16～D23位。這樣可以由DSP對三片DDS的I/O緩沖寄存器同時進行寫操作，提高了總線利用率，并保證了三片AD9852輸出信號的相位相參。TMS320C6416與AD9852接口示意圖如圖2所示。
　　三片AD9852的控制時序信號由EPLD產生。本設計采用ALTERRA公司生產的可編程邏輯器件EPM7128AETC100，對TMS320C6416的高位地址信號、數據信號和控制信號進行編碼，產生三片AD9852全局復位、讀/寫使能、頻率或相位切換等控制信號。

　　寫入AD9852的數據先存入I/O緩存器，在I/O更新信號到來時寫入相應的寄存器改變AD9852的工作狀態。本設計中，I/O更新信號既可以由DSP寫完控制字后產生，也可由EPLD將系統時鐘分頻定時產生，兩種方式的選擇以及分頻倍數的控制同樣由EPLD對TMS320C6416的信號編碼實現。
2.3.2 時鐘設計
　　DDS輸出的信號的頻譜特性在很大程度上取決于參考時鐘的頻譜特性，參考時鐘的一些主要特性如相位噪聲、時鐘抖動以及頻率穩定度都直接地反映在DDS的輸出信號上。DDS的時鐘電路能否設計達到高穩定、低噪聲、精確同步直接影響本系統性能的優劣。AD9852的參考時鐘可以采用單端輸入或差分輸入，由于差分信號可以有效抑制共模噪聲和電磁能量外泄，根據AD9852對峰峰值的要求(＞400mV)，本設計采用差分LVPECL邏輯。
　　本模塊采用40MHz的晶振，經緩沖器CY2305輸出三路同步時鐘，如圖3所示。其中一路接SH853501，將一路LVCMOS時鐘變成三路差分LVPECL時鐘后，分別傳送給三片AD9852，經片上鎖相環倍頻形成DDS的系統時鐘；一路給時序控制模塊EPLD，將時鐘信號分頻后產生三片AD9852的I/O更新時鐘；另一路作為同步時鐘供給信號處理機。

2.4 通信模塊
　　雷達模擬器與PC機間采用USB通信協議，由S3C44B0X控制USB接口器件ISP1581實現。DSP可以通過控制EPLD給信號處理機發送目標角度信息，也可以利用多通道緩沖串口向處理機傳送目標信息。本系統提供了衰減控制接口，由DSP產生相應的衰減控制字，傳給鎖存器SN74LVC574，控制處理機上的數控衰減器。
3 相參脈沖雷達動目標信號的模擬
　　本系統中的三片DDS以及控制刷新和工作時序的EPLD采用同一個時鐘源，并向信號處理機提供同步時鐘輸出，因此應用本系統可設計中頻相參雷達信號的模擬。
　　本設計中，信號處理機利用信號模擬器輸出的同步時鐘，將其分頻生成觸發脈沖，送給模擬器DSP的外中斷源4，觸發脈沖的周期對應雷達信號的PRT(脈沖重復周期)。EPLD分頻時鐘的周期對應雷達脈沖信號的脈寬，該信號提供AD9852的I/O更新時鐘，同時接DSP的外中斷源5。使用兩路DDS。DDS1模擬動目標回波，DDS2模擬雜波信號。
　　在PC機上，根據要模擬的目標及環境特性，通過建立相應模型，計算生成目標回波及雜波的幅度控制字存儲。DSP主程序首先將這些數據讀入SDRAM。在設定的目標角度范圍內，每次接收到觸發信號，經由目標距離決定的延時，DSP中斷產生一個目標回波信號。信號的頻率和相位包含目標運動的多普勒頻率信息，幅值從SDRAM讀入；雜波采用DDS2連續輸出產生，每隔一個脈沖持續時間DSP進入一次中斷，讀取SDRAM改變雜波的幅值。DSP主程序及中斷處理程序流程如圖4所示。

　　以上模擬過程采用的雷達信號為簡單矩形脈沖，脈寬等于DDS更新信號的周期。如果采用大脈寬，在脈寬內每個DDS更新時鐘到來時，按照巴克碼或M序列改變信號的相位，可模擬相位編碼脈沖壓縮信號。當AD9852工作在CHIRP模式下，通過設置頻率步進步長和斜率計時(即變化的頻率在每個頻率點上停留的時間)控制字，可模擬線形調頻脈沖壓縮信號。在同一模式下，若在脈寬內每個DDS更新時鐘到來時改變頻率步進步長或斜率計時控制字，可模擬非線性調頻脈沖壓縮信號，其原理如圖5所示。

　　本設計主要具有以下特點：
　　(1)利用AD9852的多種工作模式，可方便產生多種雷達信號，而且頻率捷變速度快，捷變時相位連續，頻率分辨率高達10-6Hz。
　　(2)通過TMS320C6416同時控制三片DDS，讀寫速度快，保證了實時性和輸出信號相位相參性。
　　(3)通過ARM控制USB模塊和DSP主機口，可實時修改信號參數和加載新的程序及數據。
　　(4)采用三路DDS，并提供同步時鐘輸出，為適應不同體制雷達的要求提供了保證，更具通用性。
　　實驗和應用結果表明，該系統能夠模擬多種體制的雷達中頻信號，而且不同信號間切換方便，使用靈活。該系統為雷達中頻信號模擬提供了一個通用的硬件平臺。在此基礎上，通過豐富和完善軟件數據庫，可建成通用雷達中頻信號模擬系統。
參考文獻
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