1 引言

隨著通信系統(tǒng)和網(wǎng)絡(luò)的快速發(fā)展，要求數(shù)據(jù)的通信、處理和存儲的安全性和可靠性越來越高。開發(fā)安全加密機器，要求具備實時加密，可改變密鑰，使用多種算法等性能，因此可重用、參數(shù)化的加密核成為一種理想的安全加密設(shè)計。

目前加密算法有單密鑰和公用密鑰2種體制。單密鑰體制中最著名的是DES加密算法，它是目前應(yīng)用廣泛的分組對稱加密算法，廣泛應(yīng)用于衛(wèi)星通信、網(wǎng)關(guān)服務(wù)器、視頻傳輸、數(shù)字電視接收等方面。文獻指出，盡管軟件實現(xiàn)的DES加密算法容易改變，但是其數(shù)據(jù)處理速率低；專用集成電路ASIC可提供高性能算法但靈活性差；而FPGA實現(xiàn)的加密算法具有對同一個FPGA使用不同算法的重新編程可增加其靈活性，使用同一個算法的不同版本和改變結(jié)構(gòu)參數(shù)實現(xiàn)系統(tǒng)升級。因此利用FPGA實現(xiàn)DES加密算法是一種理想選擇并具有實際的應(yīng)用價值。

為了克服傳統(tǒng)DES加密算法流水線的FPGA實現(xiàn)的子密鑰需先后串級計算，密鑰不能動態(tài)刷新的缺點，提出一種新的加密算法，提高DES FPGA實現(xiàn)系統(tǒng)的處理速度，增加系統(tǒng)的密鑰動態(tài)刷新功能，提高系統(tǒng)的可重用性。

2 DES加密算法原理

DES加密算法是將64位的明文輸入塊變?yōu)?4位的密文輸出塊，其密鑰是64位，其中8位是奇偶校驗位。整個算法的處理流程如圖1所示。
 

從整體結(jié)構(gòu)來看，DES加密算法可分為3個階段：

(1)對于給定的明文m，通過一個(固定的)初始置換IP重新排列m中的所有比特，從而構(gòu)造比特串m0。把64位比特串m0拆分成左右2個部分，即m0=IP(m0)=L0R0，這里L(fēng)0由m0的后32位組成。

(2)計算16次迭代變換，所有16次迭代具有相同結(jié)構(gòu)。第i次迭代運算是以前一次迭代的結(jié)果和由用戶密鑰擴展的子密鑰Ki作為輸入；每一次迭代運算只對數(shù)據(jù)的右半部分Ri-1進行變換，并根據(jù)以下規(guī)則得到LiRi作為下一輪迭代的輸入表示2個比特串的異或(按位模2加)。其中每一輪次運算的子密鑰Ki是將56位密鑰分成2個部分，每部分按循環(huán)移位次數(shù)表移位并按置換選擇表置換得到。輪函數(shù)f的處理過程：先將Ri-1進行E置換，再與本輪的子密鑰相異或，最后將S盒字替換和P置換。圖2是DES算法的一輪處理框圖。
 

(3)對16次迭代變換的結(jié)果使用IP置換的逆置換IP-1，最后所得到的輸出即為加密后的密文。

3 DES加密算法的FPGA實現(xiàn)

3．1 系統(tǒng)總體設(shè)計

DES加密算法是以多輪的密鑰變換輪函數(shù)和密鑰+數(shù)據(jù)運算輪函數(shù)為特征，與之相對應(yīng)的硬件實現(xiàn)．既可以通過輪函數(shù)的16份硬件拷貝，達到深度細化的流水線處理，實現(xiàn)性能優(yōu)化，即性能優(yōu)先方案；也可通過分時復(fù)用，重復(fù)調(diào)用一份輪函數(shù)的硬件拷貝，以時間換空間，從而得到硬件資源占用上的最小化，即資源優(yōu)先方案。考慮到加密系統(tǒng)首先需滿足實時處理要求，因此選用速度性能優(yōu)先方案。

DES算法的迭代特征使其適用于采用循環(huán)全部打開和流水線結(jié)構(gòu)設(shè)計。由于提前生成子密鑰，并且用邏輯電路完成S盒設(shè)計，就可以解開DES算法的16次循環(huán)迭代為16級流水線數(shù)據(jù)塊加密，實現(xiàn)16個數(shù)據(jù)塊同時加密。這樣，從第1個數(shù)據(jù)塊開始加密，經(jīng)16輪次延時后，每一輪次延時都會有一個數(shù)據(jù)塊編碼完成輸出一個密文塊。這樣它的加密速度是循環(huán)式加密的16倍，而代價是面積增加16倍，但考慮到每個輪次都是組合邏輯運算，占用面積小，這樣的代價完全能夠接受。圖3是基于子密鑰預(yù)計算的DES算法流水線處理原理圖。

3．2 子密鑰的生成

DES算法每一輪次迭代都需要一個子密鑰，采用流水線實現(xiàn)DES算法，就需要提前生成子密鑰，隨流水線進程發(fā)送給各個模塊。輸入密鑰分別經(jīng)置換選擇1、第n輪的循環(huán)左移和置換選擇2這3個步驟后得到第n輪的子密鑰。如果用VHDL按照每一輪次循環(huán)移位的位數(shù)一步步得到16輪次迭代的子密鑰，那么16輪次子密鑰的生成需要做56x28次移位運算，同時需要56個寄存器存放每一輪子密鑰的中間結(jié)果，這樣不僅語言描述復(fù)雜，占有較多的硬件資源，而且每輪次密鑰移位次數(shù)不同，需要的運算時間不同，會給算法的迭代運算帶來更大的等待延遲。因此，通過分析得到生成每一輪子密鑰時，相對輸入密鑰所需移位的數(shù)目，直接將各個子密鑰提前生成。這樣不僅降低了資源消耗，提高算法的執(zhí)行速度，也消除了各個圈子密鑰之問的相關(guān)性。

3．3 S盒的設(shè)計

S盒的設(shè)計是DES算法關(guān)鍵部分，S盒設(shè)計的優(yōu)劣將影響整個算法性能。在采用FPGA實現(xiàn)時，應(yīng)從資源和速度的角度出發(fā)，有效利用FPGA可配置屬性，充分考慮器件內(nèi)部結(jié)構(gòu)，盡可能使兩者都達到最優(yōu)。S盒是一個4x16的二維數(shù)組，根據(jù)輸入的6位地址數(shù)據(jù)確定輸出，中間4位數(shù)據(jù)確定列，兩邊2位確定行，所產(chǎn)生的行列數(shù)據(jù)對應(yīng)的地址空間中存放的就是輸出的4位數(shù)據(jù)。為了利用FPGA內(nèi)部的4輸入查找表結(jié)構(gòu)，可重新設(shè)計S盒的邏輯描述，即先固定2個變量，而使另外4個變量發(fā)生變化。實現(xiàn)時使用雙重case語句，外層使用2個變量，對應(yīng)S盒輸入的第1、6位。內(nèi)層使用4個變量，對應(yīng)S盒輸入的第2、3、4、5位。形成一個6輸入、4輸出的查找表。這樣就可以充分利用FPGA的內(nèi)部資源，提高綜合效率，加快算法執(zhí)行速度。

3．4 子密鑰延遲控制

圖3中的子密鑰延遲控制單元可完成子密鑰的延遲控制，它由一系列寄存器構(gòu)成。通過時鐘觸發(fā)數(shù)據(jù)塊依次向下傳輸給各級流水線，子密鑰依次存入下一級寄存器，在相應(yīng)數(shù)據(jù)塊加密時從寄存器讀取，便實現(xiàn)16個不同數(shù)據(jù)塊同時加密。在新更換密鑰時，各個子密鑰分別存入寄存器(i，1)，隨時鐘觸發(fā)依次在流水線寄存器中流動，以前在流水線上繼續(xù)使用的子密鑰也同時在流水線寄存器中隨數(shù)據(jù)塊流動，通過合理使用寄存器，完成數(shù)據(jù)塊和子密鑰的同步，準(zhǔn)確快速分發(fā)子密鑰，實現(xiàn)密鑰的動態(tài)更換。
 

4 仿真結(jié)果

采用VHDL作為設(shè)計邏輯描述．以O(shè)uartusⅡ作為設(shè)計開發(fā)工具，以Ahera公司Cyclone EPlCl2F324C6為目標(biāo)器件，邏輯綜合結(jié)果表明系統(tǒng)共占用4 368個邏輯單元(LE)，系統(tǒng)的最高時鐘頻率為222．77 MHz，對信息的加密速度為222．77x64 Mb／s=14．26 Gb／s。由表1給出的DES算法有關(guān)硬件和軟件實現(xiàn)性能對比結(jié)果表明，該系統(tǒng)的數(shù)據(jù)加密速度是最快的，是軟件實現(xiàn)的112倍．同時其資源消耗指標(biāo)也較理想。

假設(shè)需要加密的明文M=0123456789ABCDEF H，密鑰K=133457799BBCDFFl H，經(jīng)過初始置換，16輪迭代加密，逆初始置換，最終的加密密文應(yīng)為：85E813540FOA8405H，其時序仿真結(jié)果如圖4所示，仿真結(jié)果表明，系統(tǒng)完全實現(xiàn)DES算法的流水加密功能。
 

5 結(jié)語

在分析DES算法原理的基礎(chǔ)上，詳細闡述了一個基于VHDL描述、FPGA實現(xiàn)的DES加密算法系統(tǒng)的設(shè)計和仿真結(jié)果。該系統(tǒng)與傳統(tǒng)軟件加密系統(tǒng)相比，設(shè)計靈活，處理速度快，密鑰可動態(tài)刷新，抗解密強度高，穩(wěn)定性好，重用性強，升級方便。