基帶處理信號(hào)通道是設(shè)計(jì)人員面臨的最大挑戰(zhàn)，但同時(shí)，它也為實(shí)現(xiàn)基站收發(fā)信臺(tái)的創(chuàng)新提供了絕佳機(jī)會(huì)。因此，目前其已然成為OEM廠商實(shí)現(xiàn)產(chǎn)品差異化的關(guān)鍵。隨著人們逐步認(rèn)識(shí)到，許多針對(duì)之前2G和3G系統(tǒng)的技術(shù)將無(wú)法滿足3GPP LTE，即第4代無(wú)線技術(shù)的性能和延遲要求，基帶架構(gòu)設(shè)計(jì)領(lǐng)域的競(jìng)爭(zhēng)也開(kāi)始愈演愈烈。

處理通道不僅需要比以往強(qiáng)大得多的處理能力，而且所有功能必須在更短的時(shí)間內(nèi)完成。要想解決系統(tǒng)架構(gòu)師所面臨的一系列挑戰(zhàn)，就要開(kāi)發(fā)一個(gè)系統(tǒng)，來(lái)滿足運(yùn)營(yíng)商積極的投資和運(yùn)營(yíng)成本削減目標(biāo)。圖1顯示了基帶處理系統(tǒng)設(shè)計(jì)面臨的主要壓力。

基于FPGA的解決方案可以滿足上述要求，同時(shí)還能避免常見(jiàn)的性能問(wèn)題和瓶頸。很多公司正在實(shí)施類似計(jì)劃，如賽靈思最新推出的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，希望通過(guò)在單一IP解決方案中納入多種關(guān)鍵的Layer-1功能，來(lái)消除FPGA普及道路上的種種障礙。

硅技術(shù)的進(jìn)步是無(wú)線通信技術(shù)能夠取得成功的關(guān)鍵，因?yàn)樗梢詫⑸踔粮鼜?fù)雜的算法技巧從實(shí)驗(yàn)室?guī)У綄?shí)際產(chǎn)品中得以推廣。例如3G網(wǎng)絡(luò)中Turbo迭代碼糾錯(cuò)技術(shù)，在10年內(nèi)完成了從最初發(fā)現(xiàn)到商業(yè)化推廣的整個(gè)過(guò)程。創(chuàng)新步伐始終都在持續(xù)加快，最為引人注目的是通過(guò)各種MIMO天線技術(shù)將空間維度(spatial dimension)概念應(yīng)用到無(wú)線通信網(wǎng)絡(luò)中。

但是，隨著4G空中接口的出現(xiàn)，壓力不斷增加，以至于傳統(tǒng)的以DSP為中心的可編程通道卡架構(gòu)難以應(yīng)對(duì)。FPGA和DSP之間的傳統(tǒng)分割遭遇了性能瓶頸，這種制約的影響很大，因?yàn)槎咧g需要傳輸?shù)臄?shù)據(jù)量非常大。

那么，我們?nèi)绾尾拍芟愃破款i？關(guān)鍵在于簡(jiǎn)化Layer-1系統(tǒng)架構(gòu)，并消除芯片間所有不必要的數(shù)據(jù)傳輸。這樣的簡(jiǎn)化流程會(huì)引發(fā)一些與基于DSP的架構(gòu)可擴(kuò)展性有關(guān)的問(wèn)題。設(shè)計(jì)人員需要IP、軟件和技術(shù)支持等更強(qiáng)大的組合，來(lái)幫助他們完成向Layer-1系統(tǒng)架構(gòu)的轉(zhuǎn)變，在這其中，多數(shù)功能都在可編程的硬件環(huán)境中實(shí)現(xiàn)而非DSP。

簡(jiǎn)化Layer-1設(shè)計(jì)

讓我們更深入分析一下將FPGA單純用作協(xié)處理器，從DSP處理器卸載Turbo解碼功能時(shí)可能發(fā)生的問(wèn)題。在一個(gè)典型的LTE基帶設(shè)計(jì)(如圖2)中分析這種分區(qū)的有效性時(shí)，賽靈思的系統(tǒng)架構(gòu)師們發(fā)現(xiàn)，僅僅是通過(guò)SRIO連接將數(shù)據(jù)從DSP處理器轉(zhuǎn)移到FPGA后再返回，就會(huì)占用可用延時(shí)預(yù)算中超過(guò)20%的資源。令人震驚的是，這還不是最壞的情況。如果加上使用更高調(diào)制方法(如64-QAM) 編碼、1/3碼率20MHz LTE頻段下的2個(gè)MIMO代碼字等混合數(shù)據(jù)，這一比例會(huì)迅速提升，從而使情況惡化。

一種應(yīng)對(duì)辦法就是簡(jiǎn)單地添加更大型的“管道”，部署更多高速的千兆位收發(fā)器進(jìn)行數(shù)據(jù)傳輸。雖然以這種方式構(gòu)建系統(tǒng)完全可行，但它會(huì)導(dǎo)致系統(tǒng)功耗不必要的增加，因?yàn)檫@種情況下需要相對(duì)比較消耗功率的高速串行連接來(lái)回傳送數(shù)據(jù)，而且橋接功能是重復(fù)的，因此需要更多硬件資源。

還有一種更為理想的較好解決方案。通過(guò)將Layer-1的大部分功能整合到FPGA中，設(shè)計(jì)人員就可以避免不必要的開(kāi)銷，節(jié)省的資源可以用來(lái)提高系統(tǒng)吞吐量、縮短延遲，同時(shí)降低功耗。僅降低功耗這一項(xiàng)就可以直接轉(zhuǎn)變?yōu)橄到y(tǒng)可靠性提升、成本降低，以及運(yùn)營(yíng)成本的節(jié)省。

這種架構(gòu)方法完全消除了對(duì)DSP的需要——當(dāng)然，如果設(shè)計(jì)人員愿意的話，也可以加入DSP來(lái)執(zhí)行一些低速率功能。利用這種劃分方法，F(xiàn)PGA實(shí)現(xiàn)了整個(gè)Layer-1基帶處理功能，將MAC和HARQ處理等其它較高層的功能留給了更具成本效益的通用處理器或網(wǎng)絡(luò)處理器——這些處理器也可以處理額外的回傳連接功能。將所有高性能、對(duì)時(shí)間要求嚴(yán)格的功能集成到單一平臺(tái)上，F(xiàn)PGA有效地避開(kāi)了延遲和帶寬局限；同時(shí)，分區(qū)也變成了一項(xiàng)簡(jiǎn)單得多的任務(wù)。

迄今為止，采用這種方法的主要障礙是對(duì)簡(jiǎn)化流程(從設(shè)計(jì)概念到硬件)的需求。此外，對(duì)已經(jīng)習(xí)慣以DSP為中心設(shè)計(jì)流程的設(shè)計(jì)人員來(lái)說(shuō)，他們需要IP和開(kāi)發(fā)工具的幫助才能更容易地利用FPGA的強(qiáng)大功能，并在其中迅速高效地開(kāi)發(fā)基帶功能。

賽靈思的LTE上行鏈路通道解碼器和LTE下行鏈路通道編碼器LogiCORE，可以消除設(shè)計(jì)人員在考慮采用FPGA時(shí)的顧慮，因?yàn)樗梢詫⒍喾N關(guān)鍵的Layer-1功能集成到單一IP解決方案中，而這個(gè)解決方案可以通過(guò)Xilinx CORE Generator工具中的圖形用戶界面進(jìn)行靈活定制。利用這種設(shè)計(jì)流程，對(duì)FPGA了解有限的工程師們就可以將精力集中于更廣泛的系統(tǒng)設(shè)計(jì)，從而大大減輕開(kāi)發(fā)和集成的工作量。