目前頻率合成器的研究雖然已經非常成熟，但是在其實際應用中經常會出現難以解決的問題。合成器設計者們主要關心的是相位噪聲。這在多普勒雷達、捷變頻雷達以及各種通信系統中極其重要。在這些應用中，合成器相位噪聲可能會限制系統的動態范圍和接收靈敏度。在機載合成器設計中關鍵的步驟包括：選擇最優結構使相位噪聲最小，抑制其它信號源帶來的雜散，以及提高效率，減小合成器體積。本文將介紹一種頻率合成器的設計，其性能如下：

·頻率以20MHz為步進，從8.9 GHz變化到9.3GHz。

·100Hz頻偏處相位噪聲為-80dBc/Hz，10kH到600kHz頻偏相位噪聲為-97dBc/Hz。

·合成器必須采用100Hz處相位噪聲-115dBc/Hz的100MHz參考頻率。

·為了達到誤差小于1ppm的合成頻率，切換時間為20。

·在帶寬從10MHz到輸出信號二次諧波頻率范圍內雜散幅度小于-64dBc。

·二次諧波幅度為-48dBc，三次諧波幅度為-55dBc。

·供電電壓12V時，輸出功率+13dBm，消耗功率2.3W。

·合成器體積250，重量為470克。

壓控振蕩器（VCO）相位噪聲分析：VCO頻段選取

合成器包括壓控振蕩器（VCO）、鎖相環（PLL）電路和參考信號源。鎖相環IC頻帶的上限低于所需輸出頻帶，僅僅達到其一半。設計合成器有兩種不同方法——用頻率為輸出頻率一半的VCO產生PLL輸入信號，然后對其進行倍頻得到輸出；或用工作于輸出頻率的VCO產生信號然后分頻得到PLL輸入信號。VCO的相位噪聲性能是選擇最佳方法的主要準則。用Leeson等式描述VCO相位噪聲為：

其中：

=頻率偏移（Hz）

=振蕩頻率（Hz）

=等效噪聲阻抗為R的共振電路負載Q值

=作為放大器元件的有源設備閃爍轉角頻率（Hz）

F = 有源設備的噪聲指數

k=玻爾茨曼常數，（J/K）

T=溫度（開氏溫標）

=有源設備輸入端信號的平均功率

=振蕩電壓調諧增益（Hz/V）

這一項表示阻抗R的噪聲。通常遠小于其它噪聲而可能被忽略。

于是有：

其中噪聲電平數NF表示每一邊帶的寬帶熱噪聲，Pout為dBm形式的振蕩器輸出功率，G為dB形式的有源設備增益， 為振蕩器-3dBm半頻帶寬度。

可以對已公布的4.3GHzVCO計算其L（）典型值。該VCO擁有4%的調諧帶寬，這一帶寬很接近合成器的需求。包含一個串聯諧振電路和一個正反饋共射放大器，其中使用了Agilent公司的硅雙極性晶體管AT-42086。此晶體管噪聲系數F=8.5dB。因為輸入端遠遠沒有達到使噪聲最小的最佳值，因此噪聲系數顯著惡化。該VCO的輸出功率為10.5dBm，晶體管增益為8dB。因此NF=-167.8dBc/Hz。

串聯諧振電路的整體有源阻抗為12.8，容抗為206，負載Q值為16.1，因此。硅雙極性晶體管的閃爍轉角頻率確定為經驗數值4kHz。那么對于=100kHz，計算得到VCO相位噪聲為-105.5dBc/Hz，而測量出的相位噪聲為-104.4dBc/Hz。

9.1GHzVCO的L（）典型值可以根據Leeson等式預測出并與4.55GHzVCO（輸出頻率的一半）的L（）值進行對比，這兩種VCO具有相同的調諧帶寬即合成器所要求帶寬的4.4%。這里假定兩個VCO均采用雙極性晶體管，因為它比場效應晶體管的相位噪聲低10-15dB。

造成9.1GHzVCO性能惡化的第一個因素是輸出頻率增加。如果Leeson等式中乘以2，那么在區域內L（）增加6dB。當然，這種惡化在通過倍頻4.55GHzVCO后生成合成器輸出頻率時能夠被抵消。

第二個惡化因素是晶體管在面積較小的設備中較高，相反地，更大面積的設備能夠在更低頻率上得到更大的輸出功率。因此，一般來說9.1GHzVCOLeeson等式中的值比4.55GHzVCO低3到6dB。如果兩個VCO的晶體管噪聲系數為常數，則9.1GHzVCO的噪聲水平通常要高出3到6dB。

第三個惡化因素是值下降，這是由于頻率翻倍時諧振器容抗變成原來的一半。當然，設計者可以用一個較小容值的變容二極管來保持恒定容抗，但他也可以在更低頻率的VCO中使用這個變容二極管。

比如，Microsemi公司的高Q值微波突變變容二極管GC1300有C（0V）=1.2pF，C（4V）=0.8pF。該變容二極管串聯一個0.27pF電容后，就能夠覆蓋合成器帶寬的4.4%。諧振器容抗在4.55GHz時為170，而在9.1GHz時為85。如果對于這兩種VCO，其串聯諧振電路的總的有源阻抗均保持恒定，那么9.1GHz VCO的負載Q值為4.55GHzVCO的一半，并且其相位噪聲比4.55GHz VCO高6dB。由于9.1GHzVCO的相位噪聲比4.55GHz VCO加上倍頻器的還高9到12dB，因此合成器中采用了4.55GHz  VCO。

把VCO或集成振蕩器子模塊作為體組件并向專門廠商購買將會更加實際。對于4.55GHzVCO，Hittite Microwave公司的HMC429LP4集成VCO是最好的選擇，因為它具有100kHz頻偏、單邊帶相位噪聲-105dBc/Hz以及4.4到4.7GHz的調諧頻段。

鎖相環（PLL）相位噪聲分析：最優PLL結構的選擇

選擇最佳PLL結構的主要標準是其相位噪聲性能。圖1給出PLL噪聲模型。這

圖1 PLL噪聲模型

個模型中，表示參考相位，表示參考相位的噪聲。和表示PLL輸入、輸出相位。1/M和1/N分別為分頻器參考和主要系數。和為相位檢測器、低通濾波器和VCO的傳輸函數。表示PLL芯片噪聲，其中包括分頻器噪聲和相位檢測器噪聲。另外一項表示濾波器（Ufn）的均方根（RMS）噪聲電壓。表示VCO噪聲。開環增益表示如下：

噪聲輸入至PLL輸出端的傳輸函數定義如下：

生產廠商通常給出VCO、參考源和PLL芯片的相位噪聲數據，如單邊帶相位噪聲和。PLL輸出端相位噪聲為：

其中：

  僅為VCO的輸出相位噪聲，

  僅為參考源的輸出相位噪聲，

   僅為PLL芯片的輸出相位噪聲，

  僅為濾波器的相位噪聲。

整數N鎖相環

最簡單的PLL結構為整數N鎖相環。在這種結構下輸出頻率為：

其中=10MHz為相位檢測器頻率（輸出頻率的一半），N=445…465為主分頻系數。介于Analog Devices公司的ADF4107PLL芯片有很寬的輸入頻帶（高達7GHz）、高相位檢測器頻率（高達104MHz），以及低除法器、相位檢測器相位噪聲（=10MHz時=-149dBc/Hz），這里使用該芯片作為PLL。PLL參考源采用Morion公司的MV87-1-100MHz恒溫控制晶體振蕩器（OCXO），理由是其相位噪聲很低，100Hz頻偏時其相位噪聲為-115dBc/Hz。PLL采用了二階無源充電泵濾波器。該濾波器的傳輸函數即為其阻抗。G（s）相位拐點處的頻率與PLL帶寬相同。G（s）的相位項在處取得最大值。一般的經驗法則是從開始對PLL進行設計。但是，這里推薦把緩緩提升至，式5-8傳輸函數中處只有1dB的過沖。

為了使PLL在所有頻偏處均能獲得最小相位噪聲，帶寬必須靠近某點，使自由運行VCO相位噪聲與來自其它噪聲源的所有PLL相位噪聲相等。如果較小，PLL無法在頻偏比較高時改進VCO相位噪聲。較大時，當頻偏超過時PLL會使VCO相位噪聲惡化。由式11、12，有，N=455，M=10，Nref=-125.8dBc/Hz以及=-94.8dBc/Hz。

假定，環路濾波器噪聲比低很多，那么成為最主要噪聲源。從VCO相位噪聲圖來看，=75kHz此時為-101dBc/Hz。當=75kHz由式9算出=-93.7dBc/Hz。如果定義了和，則濾波器元件參數可知：。為了獲得濾波器輸出端的均方根噪聲電壓，實際應用中的電阻可以用一個理想電阻和一個串聯等價噪聲源代替，噪聲源的均方根電壓為：

濾波器產生的輸出相位噪聲僅可由式12-14得到：

=75kHz時算得Nfn = -112dBc/Hz。為了確定這種設想，利用Analog Devices公司的ADI SimPLL軟件按照之前定義的那些參數對PLL性能進行仿真。由式4計算出的開環增益和相位如圖2所示。僅由參考源和僅由PLL芯片產生的輸出相位噪聲根據廠商給出的數據和式11、12計算出來，結果如圖3所示。僅由VCO和僅由環路濾波器產生的輸出相位噪聲，根據廠商提供數據和式10、15算出結果見圖4。由式9可算出PLL總輸出相位噪聲，如圖5所示。

圖2 開環增益（藍）和相位（紅）

圖3 僅由參考源（藍）和僅由PLL芯片（紅）得到輸出相位噪聲

圖4 僅由VCO（藍）和僅由環路濾波器（紅）得到的輸出相位噪聲

圖5 PLL總輸出相位噪聲

在PLL帶寬中有兩個區域。在第一個區域（500Hz）內，參考源輸出相位噪聲是所有噪聲源中最大的。在第一個區域內處合成器輸出相位噪聲（SPN）由下式給出：

第二個區域（1kHz50kHz）內，芯片輸出相位噪聲在所有噪聲源中最大。其大小依鑒相器頻率而定，關系如下：

其中當時=-219dBc/Hz為鑒相器ADF4107的相位噪聲水平。因此，在第二個區域內，合成器輸出相位噪聲由下式給出

分數N鎖相環

由式16、18可看出要減小和，必須增大、減小N。然而這樣就會使N變為小數。為了工作在小數N模式下，必須用到小數N鎖相環芯片。這里采用Analog Devices公司的ADF4193芯片和Z-Communications公司的V630ME09 VCO來仿真小數N鎖相環的性能。因為這種PLL芯片的最大輸入頻率只有3.5GHz，所以采用了一個4倍頻器產生合成器輸出信號。這樣輸出頻率就為：

其中INT為N的整數部分，FRAC/MOD則為N的小數部分。因為ADF4193最大鑒相器頻率為26MHz，所以把設為25MHz（M=4），MOD=25。這樣就可得到INT=89…92，FRAC=0…24和頻率間隔為4=4MHz的一組輸出頻率。這里只需利用其中的每間隔四個頻點的頻率。PLL相位噪聲-頻偏曲線如圖6所示。

圖6 小數N PLL的相位噪聲仿真

在第一個區域內處合成器輸出相位噪聲為：

它與整數N PLL在頻偏100Hz時的相同，這是因為這兩個合成器參考頻率的總倍頻系數相同。在第二個區域內合成器的輸出相位噪聲由下式給出

與整數N PLL相比有4dB的性能提升，這是因為在小數N PLL中的也比整數N PLL中大4dB。

混合型合成器

另一個使合成器工作在分數N模式下的方法是采用能夠進行頻率轉移的混合合成器結構，如圖7所示。這種結構包含第一種擁有最大允許值的固定整

圖7 帶頻率轉移的混合合成器結構

數N PLL和第二種可調整的整數N PLL。這些信號源的信號通過混頻器、濾波器和倍頻器混合。最終輸出頻率為：

其中、分別為第一和第二種PLL的頻率。固定PLL的鑒相頻率為100MHz，達到了的最大允許值。可調PLL的鑒相頻率為輸出頻率的一半或10MHz。

式22表示FPD=100MHz時“真”小數N PLL。式22中的系數為：

其中int（x）為變量x的取整運算。

由于第一、第二PLL芯片相互獨立，其輸出的相位噪聲相互獨立。因此，如果兩個噪聲相同，他們合并將得到最小值為：

兩個PLL均采用ADF4107，因為它都具有最小的PN基。因此有

，那么有。

為了產生并且保持ADF4107的最小輸入頻率（1.0GHz），可以得到，=105…125。于是由式24、25有INT=34+10…12=44…46，FRAC=0…9

因此PLL頻率值為=3400MHz，=1050…1250MHz。

固定PLL的性能仿真采用Hittite Microwave公司的HMC389LP4。第一和第二個PLL的相位噪聲與頻偏之間的關系如圖8、9所示。

圖8 固定PLL的相位噪聲仿真

圖9 可調PLL輸出相位噪聲仿真

芯片相位噪聲約等于-107dBc/Hz。兩個芯片的輸出相位噪聲相互獨立，在4.45-4.65GHz內合并后比之前大3dB，為-104dBc/Hz。等于-104+6=-98dBc/Hz。這比整數N PLL的性能提升8dB，這是因為混合合成器中FPD比整數N PLL大10dB，而合并后性能損失只有3dB。在頻偏100Hz處，兩個PLL和合并以后的相位噪聲可以由以下式子獲得：

，

，

等于-81.9+6=-75.9dBc/Hz。這與整數N PLL的相同，這是因為兩個合成器內總的參考頻率倍頻系數相同。可以看到無論什么結構都不能夠提升參考源相位噪聲，但混合合成器使PLL芯片輸出相位噪聲性能提升了8dB。

實際頻率轉移結構

頻率轉移結構存在兩個缺點——混頻器輸出電平低和混頻器雜散相對電平高。圖10給出了改良的實際結構。HMC429LP4 VCO（1）產生一個4.45至4.65GHz的信號。擁有+14dBm功率的信號經過隔離器（2）和場效應管放大器（3）后，被功分器（4）分成2個部分。第一部分通過一個隔離器（5）進入場效應倍頻器（6）。第二部分通過隔離器（13）作為LO進入Hittite Microwave公司的雙平衡混頻器HMC213MS8（14）。

圖10 實際頻率轉移結構

固定3.4GHzPLL包含一個HMC389LP4 VCO（18）、隔離器（17）、功分器（16）、ADF4107PLL芯片（20）和無源三極環路濾波（21）。功分器（16）輸出的3.4GHz信號經過諧波濾波器（15）進入混頻器（14）RF輸入端，信號功率為-10dBm。混頻器（14）把4.45GHz到4.65GHzLO頻率轉換到1.05至1.25GHz IF頻率。然后功率為+2dBm的該IF信號經過低通濾波器（19）和一個MMIC放大器（24）進入ADF4107 PLL芯片。可調1.05至1.25GHz PLL包括一個芯片（25）、有源三極環路濾波器，成為“虛擬VCO”，它的靈敏度和相位噪聲與HMC429LP4 VCO相似。信號經過倍頻器（6）以后，通過隔離器（7）輸入到帶通濾波器（BPF）（8）中。然后通過隔離器（9）進入二級FET放大器（10）。信號經過放大后功率為+16dBm，它再通過隔離器（11）和諧波濾波器（12）到達輸出端，此時功率為+13dBm。從外部100MHzOCXO輸入的參考源信號經過放大器（22）放大后輸入PLL芯片（20，25）。頻率控制TTL信號輸入至Analog Devices公司的ADuC814 微轉換器（23）。然后把控制比特信息寫入PLL芯片。

圖11 合成器輸出頻譜測量值

這種結構與之前介紹的結構有兩個不同點。首先，4.45至4.65GHz信號由更高功率的VCO產生，作為混頻器LO。其次，混頻器在這里的作用相當于下變頻器，對于3.4和1.05-1.25GHz信號，它均以更低功率運行。其結果是使倍頻器器輸入端希望得到的信號功率更高無用信號的功率更低。這一結果非常重要，因為倍頻器會產生高階雜散，這些雜散在BPF（8）帶寬內會增大。圖11給出HP8592頻譜分析儀測量出來的合成器輸出頻譜，該頻譜分析儀的帶寬解析度為3kHz。合成器輸出端連接一個6dB衰減器。在20-100kHz頻偏內測量出來的平均噪聲大約等于-63dBc。因而以dBc/Hz為單位的平均噪聲給出如下：

這很符合理論結果-98dBc/Hz。

實際應用結構中的雜散抑制

在實際應用結構中存在三種雜散源—混頻器、倍頻器和PLL充電泵。混頻器（14）在LO輸入端有一個-33dBm、3.4GHz的RF泄露信號。隔離器（13）把該信號衰減至-50dBm。倍頻器產生一個具有很高帶寬的高次雜散，但在無用的3.4GHz頻率上該雜散的功率非常低。倍頻器輸出端所需信號為二次諧波，所有其它諧波都是無用的，必須通過BPF（8）進行抑制。在4.5GHz頻率上合成器輸出雜散功率為-64dBc。BPF（8）對三次諧波的抑制大概為48dB，濾波器（12）提供一個20dB的額外抑制。PLL充電泵雜散是由充電泵不均衡以及輸出端DC電流引起。充電泵輸出端的總泄漏電流IL可假定為所有源的泄露總和。充電泵電流波形I（t）是幅度為、循環頻率為FPD的周期短時脈沖序列。對該信號進行復立葉變換，并根據FM理論，可以得到一次雜散的相對值為：

其中為頻率處的環路濾波器阻抗。

首先計算3.4GHz固定PLL的最大雜散值。該PLL參數為：=100MHz，

=，，N=34，，。環路濾波器元件參數為：=692pF，=5.49nF，=289。環路濾波器阻抗值=2.3。VCO（18）調諧端口的泄漏電流最大值為10。式27給出了該雜散最大值：=-99dBc。這個值是可以接受的，但需要額外加一個截止頻率為3.0MHz的RC低通濾波器以抑制來自參考源的100MHz電磁干擾（EMI）。額外增加的RC電路組成一個三級無源環路濾波器，應盡可能地靠近VCO（18）調諧管腳。它對參考源頻率產生額外的30dB衰減。合成器輸出一次雜散為-123dBc，在實際中不可測量。

在1.05-1.25GHz可調PLL中，VCO（1）調諧端的泄漏電流也為10，但鑒相器頻率為10MHz。與濾波器（21）相同的環路濾波器僅能將雜散抑制到-51dBc（一次輸出雜散）。對充電泵采用最終頻率為3.2MHz的有源350kHz三次環路濾波器抑制其雜散。其原理圖如圖12。其中運算放大器（op-amp）采用Analog Devices公司的低噪聲OP184FS。有源濾波器的主要優點是把泄漏電流減小至0.6。它將一次輸出雜散衰減至-72dBc。測量出的雜散為-70dBc。

                圖12 有源350kHz三階環路濾波器原理圖

對來自供電單元的雜散抑制

獲得高功效對機載設備尤為重要。合成器所有組件所需電壓為+3.0或+5.0V，但電源電壓為+12V。DC-DC降壓器可以解決這個問題，但其第四個雜散源和額外的相位噪聲，同時占用了通常為190的狹小空間的一部分。因此需要對DC-DC降壓器的電磁噪聲進行高強度抑制^4，5。噪聲有兩種傳播路徑—導線傳播和降壓器電感的磁場傳播。采用小空隙的自屏蔽電感磁芯可以對后一條傳播路徑進行抑制。導線傳播有兩種模式—共模和差模。對共模傳播的噪聲，可以把PCB上的降壓器懸置（減小與地面間的寄生電容），并在它的輸入輸出端接共模扼流來進行抑制。差模波紋和噪聲采用LC-LPF和Analog Devices公司的調壓器ADP3301抑制。在260kHz降壓器轉換頻率處PLL不工作，VCO（1）近似運行在自激勵狀態下。有人發現了來自電源波紋的260kHz雜散。VCO輸出端的正弦調頻（FM）雜散功率由下式給出^4，5：

其中：

U­_m=峰值調制電壓

F_mod=260kHz

K_p=214MHz/V為推頻靈敏度

DC-DC降壓器有一個20mV的峰值輸出波紋，LC-LPF對波紋的抑制為34dB，ADP3301對波紋的抑制為35dB。那么，U_m=7V、L_VCO（1）=-74dBc，合成器輸出雜散功率比之前高6dB：-68dBc

波紋通過充電泵供電線路傳入VCO調諧端口。充電泵的電源供應抑制率（PSRR）可能大于20dB，但是其調諧靈敏度K_VCO=2110MHz/V比推頻靈敏度大18dB。因此，調諧端波紋產生的260kHz雜散水平小于-70dBc。波紋進入VCO調諧端另一條路徑為運算放大器（26）的供電線。但由于OP184的電源供應抑制率（PSRR）在100-300kHz波段內大約為30dB，因此從這條路徑傳輸的輸出雜散為-80dBc。這些雜散合并后得到總的輸出雜散水平為-63dBc。在合成器輸出端降壓器雜散測量值大約為-65dBc。

實際應用結構中的寬頻帶噪聲

為了設計最優PLL，它的帶寬必須盡可能地設置在自激勵VCO相位噪聲與芯片相位噪聲相同的那個點上。然而在實際應用中，必須考慮供電電源和環路濾波器元件產生的噪聲。必須得到VCO（1）運行在自激勵狀態下時，其供電線上電壓噪聲產生的200kHz頻偏相位噪聲。VCO輸出端相位噪聲為：

調壓器ADP3301在f_OS=200kHz處輸出噪聲電壓密度U_NS=40nV/。那么其供電PN為-114dBc/Hz。必須得到VCO（1）調諧端200kHz，U_fn下總噪聲電壓密度。這種噪聲由七個相互獨立的噪聲源源產生—電阻R₁至R₄所產生噪聲、運算放大器等效輸入噪聲電壓和電流。第七個為調壓器產生的噪聲，它通過充電泵后，最小衰減20dB，通過運算放大器后衰減30dB。

經過均方根合并后，VCO（1）調諧端200kHz頻偏總噪聲電壓密度可得：U_fn=7.8nV/。由式29可得VCO輸出相位噪聲

PN tune = 20log（K_VCOU_fn/（2f_OS））=-110.3dBc/Hz

在“純凈的”供電電源和“純凈的”調諧電壓下，VCO(1)在200kHz頻偏處有L_VCO=-111dBc/Hz。因此，在實際應用結構中，VCO（1）在200kHz頻偏處的總相位噪聲為：

L_VCO(1)=10log（antilog（L_VCO/10）

+antilog（PN supply/10）

+antilog（PN tune/10））=

-106.7dBc/Hz

芯片相位噪聲等于-107dBc/Hz。如果PLL帶寬設為200kHz，那么將會在200kHz頻偏處產生一個3dB的過沖。因而把PLL帶寬設為350kHz，為。

圖13所示為10kHz分辨率帶寬、帶寬跨度為2MHz測量所得合成器輸出頻譜。與仿真結果相比，在300到1000kHz頻偏范圍內有額外的相位噪聲。由式1來看，相位噪聲響應在350kHz以上應該有一個-20dB/十倍頻程的斜坡。然而途中曲線在300-600kHz范圍內是恒定值。這一效應由于運算放大器和充電泵PSRR在300-600kHz波段內減小。

圖13、合成器輸出頻譜

諧波抑制器

接下來的問題就是如何獲高效率，低諧波電平。當產生飽和的高諧波分量時放大器效率最大。諧波濾波器（12）包含帶開路短截線的微帶線。它們的長度為1.5倍、2倍和3倍F_OUT頻率對應波長的1/4，間隔為F_OUT波長的1/4。傳輸線放置在12.5GHz截止頻率波導寬面。波導的窄面放置一個吸收器，其上有全部短截線的末端。短截線發射出來的大諧波信號被迅速吸收。插入損耗在F_OUT、2F_OUT和3F_OUT處分別為3dB、36dB和40dB。測量得到的二次諧波水平為-48dBc，三次諧波水平小于-55dBc。輸出功率為+13dBm，總功耗為2.3W。

微音效應的抑制

抑制微音效應對機載設備非常重要。瓷片電容存在壓電效應。如果將它們應用在高阻電路，如VCO調諧端，中則成為微音調頻源。由于100Hz處的共振，激勵VCO調諧端0.13V的壓電電壓會產生-30dBc輸出雜散。鐵氧體微波隔離器也存在微音效應。因為它們均是VCO的負載，所以成為微音調頻源。

必須量由調諧端口，供電端口和和負載反射系數調制產生的VCO低頻率調制PLL抑制。對于固定和可調PLL，調諧端口的調頻測量都是很容易的。首先，通過把充電泵設置為三態使PLL不工作。在VCO調諧端利用一個大電阻輸入小幅正弦信號。由此測量出自激勵狀態下雜散相對水平。下式給出

其中U_m和F_mod為調諧端口的調制信號的幅度和頻率。然后把PLL置于工作狀態，測量出此狀態下的相對雜散水平，式子給出如下：

其中s=j2F_mod。20表示PLL調頻抑制。其分別對固定和可調PLL計算。相位項（1+G（s））也計算得出。圖14、15給出仿真結果。在500Hz處有一個大約為100dB的調頻抑制。在這樣低的電平上測量會非常困難的，于是在實際測量中采用F_mod=20kHz。對于兩個PLL測量出來的調頻抑制均為37-39dB。這與仿真結果大致相同。

圖14、固定PLL的調頻響應仿真

圖15、可調PLL的調頻響應仿真

結論

本文介紹了機載頻率合成器的實用設計。一種混合合成器結構可以使芯片相位噪聲性能提升8dB。最佳的實用合成器結構對來自所有源的雜散進行抑制，使其輸出水平小于-64dBc。計算了這些雜散的水平，并且討論了雜散抑制方法。最佳的供電單元結構使設計具有功效高、雜散低和體積小的特點，但在300-600kHz頻偏范圍內有一個較低的來自供電電源的額外相位噪聲。仿真和測量了PLL調頻抑制。