近年來，由于人們對數(shù)字視頻處理技術(shù)的要求不斷提高，越來越多的數(shù)字視頻處理系統(tǒng)開始采用FPGA+DSP的體系架構(gòu)。在這一架構(gòu)中，F(xiàn)PGA的作用是對視頻數(shù)據(jù)進行較低階的預(yù)處理，如縮放、銳化、平滑、色度空間轉(zhuǎn)換等，DSP的作用是在預(yù)處理的基礎(chǔ)上對視頻數(shù)據(jù)進行高階處理，如編碼、識別等。由于數(shù)字視頻處理系統(tǒng)對實時性的要求較高，因此FPGA子系統(tǒng)的處理速度越快、處理效率越高，則預(yù)處理所需的時間就越短，DSP子系統(tǒng)就有充足的時間對視頻數(shù)據(jù)進行更復(fù)雜的處理，系統(tǒng)的整體性能就越強。在設(shè)計實際的FPGA子系統(tǒng)時，提出了流水線(Pipeline)方法，有效地提升了系統(tǒng)的處理速度和執(zhí)行效率。
1 流水線方法
　　流水線處理由通常的流水作業(yè)法而來，它是指將待處理的任務(wù)分解為相互有關(guān)而又相對獨立的、可以順序執(zhí)行的子任務(wù)。也就是說整個處理過程被劃分為一組串行連接的子過程，以完成相應(yīng)的子任務(wù)。在數(shù)字視頻處理系統(tǒng)中，F(xiàn)PGA所承擔(dān)的運算大部分是加法，以3變量相加的任務(wù)為例，傳統(tǒng)的設(shè)計方法" title="設(shè)計方法">設(shè)計方法是直接構(gòu)建一個3輸入的加法器，一次性計算出結(jié)果，而流水線設(shè)計方法則是先構(gòu)建兩個2輸入的加法器，再將這兩個加法器級聯(lián)形成一個2級流水線系統(tǒng)，經(jīng)過兩次計算得到最終結(jié)果，兩者的設(shè)計思想如圖1所示。

　　流水線有兩大優(yōu)點：第一，采用流水線技術(shù)" title="流水線技術(shù)">流水線技術(shù)的系統(tǒng)可以工作在更高的時鐘頻率" title="時鐘頻率">時鐘頻率下。在實際的FPGA系統(tǒng)中，系統(tǒng)所能承受的最高時鐘頻率受限于系統(tǒng)中的組合邏輯模塊的最大" title="最大">最大延時。圖1中(a)系統(tǒng)的工作時鐘不能超過1/Ta(Ta為加法器A的延時)，(b)系統(tǒng)的工作時鐘不能超過1/Tb。由于加法器B的結(jié)構(gòu)比加法器A簡單，所以必然有Tb2 基于流水線方法的色度空間轉(zhuǎn)換
2.1 算法原理
　　在數(shù)字視頻處理系統(tǒng)中，色度空間的轉(zhuǎn)換被大量應(yīng)用，如RGB空間與YC_bC_r空間的相互轉(zhuǎn)換，RGB空間與HSI空間的相互轉(zhuǎn)換等，這類轉(zhuǎn)換所需的運算量不大，但所要處理的視頻流的數(shù)據(jù)量很大，且對實時性要求較高，非常適合用流水線技術(shù)來實現(xiàn)。其中8bit YC_bC_r信號到RGB信號的轉(zhuǎn)換關(guān)系如式(1)所示。
　　
　　在FPGA中直接構(gòu)建加（減）法器很容易，但要構(gòu)建小數(shù)乘法器則較為復(fù)雜，通常的做法是變小數(shù)運算為整數(shù)運算，變乘除運算為移位運算。基于這一思想，式(1)中YC_bC_r分量到G分量的轉(zhuǎn)換公式中的小數(shù)系數(shù)可用式(2)來代替。
　　
　　所以YC_bC_r分量到G分量的轉(zhuǎn)換關(guān)系就可以近似的寫為式(3)：
　　＝＝＝＝＝＝＝＝
　　在數(shù)字電路中，乘以2相當于變量左移一位，除以2相當于變量右移一位，因此YC_bC_r分量到G分量轉(zhuǎn)換電路的原始硬件結(jié)構(gòu)框圖如圖2所示。圖2所示電路中最復(fù)雜的模塊為5變量加法器，設(shè)其最大處理延時為T₁，則電路的最高輸入時鐘頻率不超過1/T₁。

2.2 流水線設(shè)計
　　流水線技術(shù)的核心思想就是將低速的復(fù)雜模塊拆分為多個高速的簡單模塊。圖2中的多變量加法器屬于復(fù)雜模塊，應(yīng)將其拆分為多個兩變量加法器的級聯(lián)，如圖3所示。在圖3中，YC_bC_r分量到G分量轉(zhuǎn)換任務(wù)由9個兩變量加法器組成的4級流水線來完成，輸入數(shù)據(jù)在時鐘的驅(qū)動下依次經(jīng)過4級流水線的處理，即可得到所需的處理結(jié)果。

　　圖3中每一級流水線所用到的加法器均為19位兩變量加法器，設(shè)其最大處理延時為T2，則電路的最高輸入時鐘頻率不超過1/T2。在實際運算過程中，前級流水線經(jīng)過T2延時后得出當前輸入的計算結(jié)果并將其送入次級流水線后，可以直接對下一組輸入數(shù)據(jù)進行計算，整個系統(tǒng)的工作流程可用表1來表示。
　　由表1可見，在經(jīng)過最初的4T2延時后，每經(jīng)過一個T2時間，就會有一組處理后的結(jié)果輸出，這一指標將大大優(yōu)于采用非流水線結(jié)構(gòu)的電路。

2.3 仿真測試
　　利用Altera公司的Quartus II平臺對圖2和圖3的設(shè)計方案進行仿真測試，得到的結(jié)果如表2所示。由表2不難發(fā)現(xiàn)，應(yīng)用流水線技術(shù)后，系統(tǒng)所能承受的最大輸入時鐘頻率提高了1倍，系統(tǒng)的運行速度和執(zhí)行效率均獲得大幅提升。