中文引用格式： 張瑾，孫光超，張建國，等. 基于Cadence軟件平臺的分布式電源噪聲仿真方法研究[J]. 電子技術應用，2025，51(8)：27-30.
英文引用格式： Zhang Jin，Sun Guangchao，Zhang Jianguo，et al. Research on distributed power network noise simulation methodology based on the Cadence software platform[J]. Application of Electronic Technique，2025，51(8)：27-30.
引言
隨著芯片（如AI加速器、SoC）集成了數(shù)十億晶體管，電源網絡涉及多層級寄生參數(shù)，直接全芯片建模會導致計算量呈指數(shù)級增長。芯片規(guī)模的擴大與異構集成的普及使得電源分配網絡（PDN）面臨前所未有的挑戰(zhàn)：一方面，隨著工藝演進的供電電壓持續(xù)降低，電源噪聲容限急劇縮小；另一方面，動態(tài)電流的時空分布愈發(fā)復雜，引發(fā)局部電壓跌落及高頻諧振等電源完整性問題。
傳統(tǒng)電源噪聲仿真多采用集總建模方法，通過全芯片寄生參數(shù)提取構建統(tǒng)一的RLC網絡模型。集總建模在低頻小規(guī)模芯片設計中具有計算效率高、模型復雜度低的優(yōu)點[1]。然而，隨著芯片規(guī)模突破百億晶體管量級，集總建模無法捕捉局部電壓降和高頻噪聲耦合，仿真精度低。
針對上述挑戰(zhàn)，業(yè)界逐步轉向分布式電源噪聲仿真方法的研究，如圖1所示。其核心思想為基于功能模塊的電源行為特征與噪聲傳播路徑，將芯片拆解為多個子域，通過分布式參數(shù)提取與協(xié)同仿真實現(xiàn)效率與精度的平衡。如張毅[2]提出多輸入阻抗理論和二維分布式電路法，將PDN平面劃分為T型等效電路單元；Satomi等人[3]在3DIC PDN優(yōu)化中引入NSGA-II算法，將全芯片PDN劃分為5×5降低計算復雜度。當前，分布式仿真技術已逐步應用于業(yè)界高端芯片設計，但其理論體系與標準化流程仍待完善，尤其是在時-頻域聯(lián)合驗證及機器學習輔助建模等方向存在顯著研究空白。
圖1 集總式和分布式建模
本研究以大規(guī)模系統(tǒng)芯片為對象，提出一種分布式電源噪聲仿真框架。通過融合模塊化S參數(shù)提取、時域噪聲相似性分析及頻域阻抗匹配技術，構建分布式PDN模型，解決傳統(tǒng)方法在效率、精度與擴展性上的矛盾。本文的創(chuàng)新點包括：提出功能模塊電源噪聲相似性量化準則，實現(xiàn)電流模型分布式建模；基于仿真結果定位敏感噪聲區(qū)域，通過仿測對比指導電源設計。研究結果可為大規(guī)模系統(tǒng)芯片的電源完整性設計提供理論支撐，并推動異構集成芯片的高效開發(fā)。
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作者信息：
張瑾1，孫光超1，張建國1，莊哲民2
（1.深圳市中興微電子技術有限公司，廣東 深圳518055；
2.上海楷登電子科技有限公司，上海 200000）
