中文引用格式： 李祉怡，孫航，丁學(xué)偉，等. Virtuoso iQuantus Insight及Quantus Insight流程在FINFET先進(jìn)工藝項(xiàng)目中加速后仿迭代的應(yīng)用[J]. 電子技術(shù)應(yīng)用，2024，50(8)：26-31.
英文引用格式： Li Zhiyi，Sun Hang，Ding Xuewei，et al. Application of Virtuoso iQuantus Insight and Quantus Insight Flow on FINFET advance processes to accelerate post-simulation iteration[J]. Application of Electronic Technique，2024，50(8)：26-31.
引言
半導(dǎo)體技術(shù)不斷發(fā)展，隨著集成度的提高，工藝節(jié)點(diǎn)不斷縮小，越來越多的設(shè)計(jì)進(jìn)入了7 nm、5 nm甚至更低的節(jié)點(diǎn)，制造難度的成倍增長導(dǎo)致設(shè)計(jì)規(guī)則檢查（Design Rule Chek, DRC）越發(fā)復(fù)雜，寄生效應(yīng)對(duì)集成電路設(shè)計(jì)性能的影響日益深遠(yuǎn)。為考慮寄生效應(yīng)對(duì)性能的影響，電路工程師會(huì)在設(shè)計(jì)中加上預(yù)設(shè)的寄生電阻電容進(jìn)行前仿驗(yàn)證。然而版圖中復(fù)雜的寄生通路使得從版圖設(shè)計(jì)提取得到的寄生網(wǎng)表中包含大量寄生RC參數(shù)，這些寄生RC與電路中預(yù)設(shè)的值往往存在不小的差距，復(fù)雜的寄生RC網(wǎng)絡(luò)使版圖設(shè)計(jì)后仿真的性能結(jié)果無法達(dá)到電路前仿預(yù)期的結(jié)果。
基于這一現(xiàn)狀，在從模擬電路設(shè)計(jì)到最終的設(shè)計(jì)交付過程中（如圖1所示），需要進(jìn)行多次迭代，根據(jù)版圖設(shè)計(jì)后仿結(jié)果與電路設(shè)計(jì)前仿預(yù)期之間的差異，不斷修改電路設(shè)計(jì)、調(diào)整版圖并再次進(jìn)行后仿，以逐步縮小前后仿差異，最終得到滿足性能要求的設(shè)計(jì)。
圖1 模擬電路設(shè)計(jì)流程圖
從圖1中可見，當(dāng)后仿真得到的性能指標(biāo)不滿足預(yù)期時(shí)，需要對(duì)版圖進(jìn)行修改或者對(duì)電路設(shè)計(jì)進(jìn)行修改，在這一步修改過程中，分析寄生網(wǎng)表中的寄生電阻電容數(shù)值能夠?yàn)樾薷奶峁┲笇?dǎo)，對(duì)寄生電阻電容的分析越清晰，電路及版圖設(shè)計(jì)的迭代修改就更加有的放矢，迭代效率更高。因此如何對(duì)版圖寄生網(wǎng)表進(jìn)行分析以快速定位問題在集成電路設(shè)計(jì)迭代過程中至關(guān)重要。
本文將討論如何使用Cadence公司的Virtuoso iQuantus Insight (ViQI)/Quantus Insight (QI)工具對(duì)版圖寄生網(wǎng)表中的寄生電阻、寄生電容進(jìn)行分析，直觀地查看關(guān)鍵信號(hào)路徑上的寄生數(shù)值是否滿足預(yù)期，了解寄生電阻、電容在各金屬層的分布情況并在版圖中對(duì)應(yīng)位置上顯示，幫助設(shè)計(jì)師快速找到薄弱點(diǎn)，同時(shí)可通過寄生假設(shè)（What-if）功能對(duì)薄弱點(diǎn)寄生進(jìn)行修改，確保電路設(shè)計(jì)及版圖設(shè)計(jì)可進(jìn)行針對(duì)性的快速迭代。
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作者信息：
李祉怡1，2，孫航1，2，丁學(xué)偉1，2，張慧麗3，曾義3
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