Chiplet 又稱(chēng)芯粒或者小芯片，它是將一類(lèi)滿(mǎn)足特定功能的 die（裸片），通過(guò) die-to-die 內(nèi)部互聯(lián)技術(shù)實(shí)現(xiàn)多個(gè)模塊芯片與底層基礎(chǔ)芯片封裝在一起，形成一個(gè)系統(tǒng)芯片，以實(shí)現(xiàn)一種新形式的 IP 復(fù)用。目前，主流系統(tǒng)級(jí)單芯片（SoC）都是將多個(gè)負(fù)責(zé)不同類(lèi)型計(jì)算任務(wù)的計(jì)算單元，通過(guò)光刻的形式制作到同一塊晶圓上。

　　比如，目前旗艦級(jí)的智能手機(jī)的 SoC 芯片上，基本都集成了 CPU、GPU、DSP、ISP、NPU、Modem 等眾多的不同功能的計(jì)算單元，以及諸多的接口 IP，其追求的是高度的集成化，利用先進(jìn)制程對(duì)于所有的單元進(jìn)行全面的提升。而 Chiplet 則與之相反，它是將原本一塊復(fù)雜的 SoC 芯片，從設(shè)計(jì)時(shí)就先按照不同的計(jì)算單元或功能單元對(duì)其進(jìn)行分解，然后每個(gè)單元選擇最適合的半導(dǎo)體制程工藝進(jìn)行分別制造，再通過(guò)先進(jìn)封裝技術(shù)將各個(gè)單元彼此互聯(lián)，最終集成封裝為一個(gè)系統(tǒng)級(jí)芯片組。

　　Chiplet 可以大幅提高大型芯片的良率

　　隨著高性能計(jì)算、AI 等方面的巨大運(yùn)算需求，集成更多功能單元和更大的片上存儲(chǔ)使得芯片不僅晶體管數(shù)量暴增，芯片面積也急劇增大。芯片良率與芯片面積有關(guān)，隨著芯片面積的增大而下降。一片晶圓能切割出的大芯片數(shù)量較少，而一個(gè)微小缺陷則可能直接使一顆大芯片報(bào)廢。Chiplet 可將單一 die 面積做小以確保良率，并用高級(jí)封裝技術(shù)把不同的芯粒集成在一起。

　　Chiplet 有利于降低設(shè)計(jì)的復(fù)雜度和設(shè)計(jì)成本

　　Chiplet 芯片一般采用先進(jìn)的封裝工藝，將小芯片組合代替形成一個(gè)大的單片芯片。利用小芯片（具有相對(duì)低的面積開(kāi)銷(xiāo)）的低工藝和高良率可以獲得有效降低成本開(kāi)銷(xiāo)。除芯片流片制造成本外，研發(fā)成本也逐漸占據(jù)芯片成本的重要組成部分，通過(guò)采用已知合格裸片進(jìn)行組合，可以有效縮短芯片的研發(fā)周期及節(jié)省研發(fā)投入。同時(shí) Chiplet 芯片通常集成應(yīng)用較為廣泛和成熟的芯片裸片，可以有效降低了 Chiplet 芯片的研制風(fēng)險(xiǎn)，從而減少重新流片及封裝的次數(shù)，有效節(jié)省成本。

　　Chiplet 有望降低芯片制造的成本

　　SoC 中具有不同計(jì)算單元，以及 SRAM、I/O 接口、模擬或數(shù)模混合元件等。除了邏輯計(jì)算單元以外，其他元件并不依賴(lài)先進(jìn)制程也通常能夠發(fā)揮很好的性能。所以，將 SoC 進(jìn)行 Chiplet 化之后，不同的芯粒可以根據(jù)需要來(lái)選擇合適的工藝制程分開(kāi)制造，然后再通過(guò)先進(jìn)封裝技術(shù)進(jìn)行組裝，不需要全部都采用先進(jìn)的制程在一塊晶圓上進(jìn)行一體化制造，這樣可以極大的降低芯片的制造成本。以 AMD 為例，AMD 第二代 EPYC 服務(wù)器處理器 Ryzen 采用小芯片設(shè)計(jì)，將先進(jìn)的臺(tái)積電 7nm 工藝制造的 CPU 模塊與更成熟的格羅方德 12/14nm工藝制造的 I/O 模塊組合，7nm 可滿(mǎn)足高算力的需求，12/14nm 則降低了制造成本。

　　全球半導(dǎo)體芯片巨廠(chǎng)紛紛布局 Chiplet，Chiplet 未來(lái)市場(chǎng)空間廣闊

　　AMD、臺(tái)積電、英特爾、英偉達(dá)等芯片巨頭廠(chǎng)商嗅到了這個(gè)領(lǐng)域的市場(chǎng)機(jī)遇，近年來(lái)開(kāi)始紛紛入局Chiplet。AMD 最新幾代產(chǎn)品都極大受益于“SiP + Chiplet”的異構(gòu)系統(tǒng)集成模式；另外，近日蘋(píng)果最新發(fā)布的 M1 Ultra 芯片也通過(guò)定制的 UltraFusion 封裝架構(gòu)實(shí)現(xiàn)了超強(qiáng)的性能和功能水平，包括 2.5TB/s 的處理器間帶寬。在學(xué)術(shù)界，美國(guó)加州大學(xué)、喬治亞理工大學(xué)以及歐洲的研究機(jī)構(gòu)近年也逐漸開(kāi)始針對(duì) Chiplet 技術(shù)涉及到的互連接口、封裝以及應(yīng)用等問(wèn)題開(kāi)始展開(kāi)研究。據(jù) Omdia 報(bào)告，預(yù)計(jì)到 2024年，Chiplet 市場(chǎng)規(guī)模將達(dá)到 58 億美元，2035 年則超過(guò) 570 億美元，市場(chǎng)規(guī)模將迎來(lái)快速增長(zhǎng)。

　　UCIe：實(shí)現(xiàn) Chiplet 互聯(lián)標(biāo)準(zhǔn)的關(guān)鍵

　　隨著 Chiplet 逐步發(fā)展，未來(lái)來(lái)自不同廠(chǎng)商的芯粒之間的互聯(lián)需求持續(xù)提升。今年三月份出現(xiàn)的 UCIe， 即 Universal Chiplet Interconnect Express，是一種由 Intel、AMD、ARM、高通、三星、臺(tái)積電、日月光、Google Cloud、Meta 和微軟等公司聯(lián)合推出的 Die-to-Die 互連標(biāo)準(zhǔn)，其主要目的是統(tǒng)一 Chiplet（芯粒）之間的互連接口標(biāo)準(zhǔn)，打造一個(gè)開(kāi)放性的 Chiplet 生態(tài)系統(tǒng)。UCIe 在解決 Chiplet 標(biāo)準(zhǔn)化方面具有劃時(shí)代意義。

　　借助 UCIe 平臺(tái)，未來(lái)有望實(shí)現(xiàn)更加完整的 Chiplet 生態(tài)系統(tǒng)

　　UCIe 產(chǎn)業(yè)聯(lián)盟發(fā)布了涵蓋上述標(biāo)準(zhǔn)的 UCIe1.0 規(guī)范。UCIe 聯(lián)盟在官網(wǎng)上公開(kāi)表示，該聯(lián)盟需要更多半導(dǎo)體企業(yè)的加入，來(lái)打造更全面的 Chiplet 生態(tài)系統(tǒng)。同時(shí)，加盟的芯片企業(yè)越多，意味著該標(biāo)準(zhǔn)將得到更多的認(rèn)可，也有機(jī)會(huì)被更廣泛的采用。UCIe標(biāo)準(zhǔn)出現(xiàn)的最大意義在于，巨頭們合力搭建起了統(tǒng)一的 Chiplet 互聯(lián)標(biāo)準(zhǔn)，這將加速推動(dòng)開(kāi)放的 Chiplet 平臺(tái)發(fā)展，并橫跨 x86、Arm、RISC-V 等架構(gòu)和指令集。在 UCIe 標(biāo)準(zhǔn)下，未來(lái)或許能推出同時(shí)集成 x86 的 Chiplet 芯片和 RISC-V 的Chiplet 芯片的處理器，并通過(guò)架構(gòu)的混用同時(shí)滿(mǎn)足 PC 和移動(dòng)應(yīng)用生態(tài)的需求。

　　先進(jìn)封裝：將 Chiplet 真正結(jié)合在一起的關(guān)鍵

　　UCIe 聯(lián)盟為 Chiplet 指定了多種先進(jìn)封裝技術(shù)，包括英特爾EMIB、臺(tái)積電CoWoS、日月光FoCoS-B等。Chiplet雖然避免了超大尺寸 die，但同時(shí)也意味著超大尺寸封裝，又高度融合晶圓后道工藝，更在封裝方面帶來(lái)了極限技術(shù)挑戰(zhàn)，如封裝加工精度和難度進(jìn)一步加大，工藝窗口進(jìn)一步變窄，通用設(shè)備比例降低，設(shè)備升級(jí)需求大等。除此之外，散熱和功率分配也是需要考慮的巨大問(wèn)題。目前頭部的 IDM 廠(chǎng)商、晶圓代工廠(chǎng)以及封測(cè)企業(yè)都在積極推動(dòng)不同類(lèi)型的先進(jìn)封裝技術(shù)，以搶占這塊市場(chǎng)。

　　芯片測(cè)試：保證 Chiplet 良率，使 Chiplet 能夠正常運(yùn)行，測(cè)試設(shè)備數(shù)量和性能都有更高需求

　　由于 Chiplet 中封裝了多個(gè) die，每一個(gè) die 都不能失效才能保證 Chiplet 正常運(yùn)轉(zhuǎn)。過(guò)去對(duì)于一些較低成本的芯片通常采取抽檢，但若采用Chiplet 則需要全檢，以確保每一個(gè) die 都能正常工作。在對(duì)異構(gòu)集成進(jìn)行測(cè)試時(shí)，一方面要確保組裝的裸晶功能完好，另一方面還要提高裸晶在系統(tǒng)中的自檢能力。不同于標(biāo)準(zhǔn) IP，Chiplet 設(shè)計(jì)難度大幅增加，需要產(chǎn)業(yè)鏈上下游廠(chǎng)商協(xié)同設(shè)計(jì)，因此在測(cè)試方法上也更加復(fù)雜和困難。

　　后摩爾時(shí)代，Chiplet 給中國(guó)集成電路產(chǎn)業(yè)帶來(lái)了巨大發(fā)展機(jī)遇

　　首先，芯片設(shè)計(jì)環(huán)節(jié)能夠降低大規(guī)模芯片設(shè)計(jì)的門(mén)檻；其次半導(dǎo)體 IP 企業(yè)可以更大地發(fā)揮自身的價(jià)值，從半導(dǎo)體 IP 授權(quán)商升級(jí)為 Chiplet 供應(yīng)商，在將 IP 價(jià)值擴(kuò)大的同時(shí)，還有效降低了芯片客戶(hù)的設(shè)計(jì)成本，尤其可以幫助系統(tǒng)廠(chǎng)商、互聯(lián)網(wǎng)廠(chǎng)商這類(lèi)缺乏芯片設(shè)計(jì)經(jīng)驗(yàn)和資源的企業(yè)，發(fā)展自己的芯片產(chǎn)品；最后，國(guó)內(nèi)的芯片制造與封裝廠(chǎng)可以擴(kuò)大自己的業(yè)務(wù)范圍，提升產(chǎn)線(xiàn)的利用率，尤其是在高端先進(jìn)工藝技術(shù)發(fā)展受阻的時(shí)候，還可以通過(guò)為高端芯片提供基于其他工藝節(jié)點(diǎn)的 Chiplet 來(lái)參與前沿技術(shù)的發(fā)展。

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