在今年芯片工業(yè)界最重要的會(huì)議之一HOTCHIPS上，高級(jí)封裝成為了最熱門的議程之一，Intel、TSMC、AMD等業(yè)界巨頭都紛紛亮相。事實(shí)上，高級(jí)封裝正在逐漸取代晶體管特征尺寸縮小，而在成為新的芯片進(jìn)步的驅(qū)動(dòng)力。

　　在過去的數(shù)十年中，半導(dǎo)體業(yè)界公認(rèn)的主要技術(shù)進(jìn)步推動(dòng)力是摩爾定律，即周期性地縮小半導(dǎo)體工藝的特征尺寸，從而提升芯片集成度，降低成本，并且提高芯片性能。值得注意的是，降低特征尺寸能降低整體成本是摩爾定律能維持的首要經(jīng)濟(jì)學(xué)邏輯，正是它推動(dòng)了半導(dǎo)體行業(yè)幾十年來的高速發(fā)展。

　　然而，在近幾年中，隨著半導(dǎo)體工藝的特征尺寸縮小逐漸接近飽和，再進(jìn)一步縮小半導(dǎo)體特征尺寸在降低成本方面的獲益已經(jīng)越來越小（新工藝研發(fā)成本極高，導(dǎo)致mask一次性NRE成本過高，僅僅只有極少數(shù)芯片公司能從新工藝中獲取成本收益），同時(shí)在性能提升方面的收益也越來越小。這個(gè)時(shí)候，高級(jí)封裝就成了延續(xù)半導(dǎo)體進(jìn)步的新驅(qū)動(dòng)力。

　　高級(jí)封裝最關(guān)鍵的能力在于提供了一條進(jìn)一步提升芯片集成度并且降低成本的技術(shù)路徑。與摩爾定律試圖縮小晶體管體征尺寸以提升芯片上晶體管數(shù)量并提升集成度不同，高級(jí)封裝技術(shù)使用封裝的形式來提升集成度，并不需要縮小晶體管特征尺寸，因此避開了半導(dǎo)體工藝上一些最難啃的骨頭。除此之外，高級(jí)封裝還通過chiplet（芯片粒）的方式進(jìn)一步提升先進(jìn)工藝下的芯片良率并降低成本，這一點(diǎn)更進(jìn)一步地強(qiáng)化了高級(jí)封裝技術(shù)演進(jìn)背后的經(jīng)濟(jì)學(xué)動(dòng)力。在傳統(tǒng)的SoC中，如果由于半導(dǎo)體工藝導(dǎo)致的某一個(gè)地方出現(xiàn)了瑕疵，那么整個(gè)SoC芯片就無法使用。舉例來說，如果整個(gè)晶圓上一次能生產(chǎn)10塊大型SoC，同時(shí)在成產(chǎn)過程中出現(xiàn)了兩個(gè)瑕疵分布在兩塊不同的SoC上，那么就只剩下8塊SoC可以用了，良率為80%。這個(gè)良率問題在最新半導(dǎo)體工藝中尤其嚴(yán)重。另一方面，如果我們把SoC拆成很多面積較小的chiplet（例如一塊晶圓上可以生產(chǎn)20個(gè)這樣的chiplet），那么扣除兩個(gè)因瑕疵無法使用的chiplet之后，仍然有18個(gè)chiplet可以使用，良率就提升到了90%。在之后，可以使用高級(jí)封裝技術(shù)把多個(gè)chiplet互聯(lián)并封裝到一起，能實(shí)現(xiàn)和大型SoC一樣的集成度和性能。從這個(gè)例子中我們可以看出，高級(jí)封裝技術(shù)能夠在提升集成度的同時(shí)降低成本，從而維護(hù)了摩爾定律的基本邏輯。

　　除了提升集成度和降低成本之外，高級(jí)封裝還能提供更高的性能。在人工智能和高性能計(jì)算成為半導(dǎo)體市場(chǎng)主要引擎的時(shí)代，我們認(rèn)為IO密度，尤其是計(jì)算邏輯和存儲(chǔ)單元之間的IO密度和通信帶寬，已經(jīng)成為了決定計(jì)算性能的主要因素。在這樣的情況下，高級(jí)封裝能提供遠(yuǎn)超傳統(tǒng)方式的IO密度和通信帶寬，從而能進(jìn)一步驅(qū)動(dòng)芯片系統(tǒng)的性能。

　　如上所述，在今天，高級(jí)封裝已經(jīng)能完全實(shí)現(xiàn)當(dāng)年摩爾定律背后的幾大要素：提升集成度，降低成本，以及提升性能，因此它在今天已經(jīng)成為半導(dǎo)體行業(yè)公認(rèn)的新驅(qū)動(dòng)力。最積極推動(dòng)高級(jí)封裝的廠商包括Intel，以及AMD和TSMC的聯(lián)盟，而Intel和AMD恰恰是目前高性能計(jì)算的最主流廠商，這也和符合我們之前分析的高級(jí)封裝帶來的芯片系統(tǒng)性能提升對(duì)于高性能計(jì)算應(yīng)用獲益最大。

　　高級(jí)封裝的“摩爾定律”

　　在上一代摩爾定律中，集成度、成本、性能等多個(gè)因素最后都轉(zhuǎn)換成了一個(gè)指標(biāo)即特征尺寸，那么在高級(jí)封裝領(lǐng)域有沒有類似的單一代表性指標(biāo)呢？我們認(rèn)為，在高級(jí)封裝領(lǐng)域，這個(gè)指標(biāo)就是芯片間互聯(lián)的間距。

　　隨著芯片間互聯(lián)間距的降低，芯片間的IO密度提升，同時(shí)芯片間通信的帶寬也相應(yīng)提升。在高級(jí)封裝時(shí)代，由于主要的推動(dòng)力和推動(dòng)廠商來自于高性能計(jì)算領(lǐng)域，因此高級(jí)封裝對(duì)于芯片系統(tǒng)性能帶來的提升得到了更多關(guān)注。而如前所述，IO密度和通信帶寬恰恰是高級(jí)封裝給芯片系統(tǒng)帶來性能提升的關(guān)鍵，而這樣的性能提升都可以歸結(jié)到芯片間互聯(lián)的間距這個(gè)指標(biāo)上。

　　除此之外，芯片間互聯(lián)還將影響高級(jí)封裝系統(tǒng)的集成度和集成顆粒度。AMD在今年的HOTCHIPS上的演講中，提出了隨著芯片間互聯(lián)間距的減小，高級(jí)封裝之間芯片堆疊的顆粒度也會(huì)越來越細(xì)，從之前的處理器核之間的堆疊，逐漸繼續(xù)細(xì)化到IP和IP之間的堆疊，以及更進(jìn)一步把單個(gè)IP拆到不同的堆疊芯片間，直至實(shí)現(xiàn)晶體管顆粒度的堆疊。這樣的進(jìn)一步細(xì)分可以擁有傳統(tǒng)2D集成電路無法實(shí)現(xiàn)的能力（例如不同IP之間通過3D堆疊可以大大降低走線長(zhǎng)度），從而最終實(shí)現(xiàn)傳統(tǒng)2D電路無法實(shí)現(xiàn)的集成度。

　　而高級(jí)封裝中芯片間互聯(lián)間距的路線圖，TSMC也在今年的HOTCHIPS上給出了規(guī)劃，即滿足互聯(lián)密度每?jī)赡攴槐丁＿@樣一來，高級(jí)封裝的摩爾定律的所有要素都已經(jīng)齊全：半導(dǎo)體芯片進(jìn)化的方向，背后的經(jīng)濟(jì)學(xué)邏輯，關(guān)鍵指標(biāo)，以及技術(shù)演進(jìn)時(shí)間規(guī)律（兩年翻一番）。我們認(rèn)為，高級(jí)封裝的摩爾定律將會(huì)在芯片集成度和性能方面慢慢獲得更多的權(quán)重，最終實(shí)現(xiàn)和半導(dǎo)體器件特征尺寸的摩爾定律一起成為下一代半導(dǎo)體行業(yè)的演進(jìn)規(guī)律。

　　高級(jí)封裝的競(jìng)爭(zhēng)格局

　　如前所述，目前高級(jí)封裝的市場(chǎng)上，高性能計(jì)算處理器芯片廠商是主要的玩家，其中就包括了負(fù)責(zé)芯片、工藝和封裝設(shè)計(jì)的Intel，而另一方面AMD則和TSMC結(jié)成了聯(lián)盟，共同開發(fā)高級(jí)封裝技術(shù)以及相關(guān)的芯片設(shè)計(jì)。

　　目前，Intel和AMD+TSMC的技術(shù)路線基本都已經(jīng)到了2.5D+3D混合系統(tǒng)集成的階段。所謂的2.5D+3D混合集成，首先使用3D堆疊技術(shù)實(shí)現(xiàn)多個(gè)chiplet的縱向堆疊，之后再把多個(gè)經(jīng)過縱向堆疊的chiplet再使用2.5D封裝技術(shù)集成在一起。

　　AMD通過與TSMC合作，早在幾年前就實(shí)現(xiàn)了基于2.5D封裝的chiplet技術(shù)（Zepplin），而在今年早些時(shí)候更是發(fā)布了基于2.5D+3D混合系統(tǒng)集成的3D Chiplet技術(shù)，實(shí)現(xiàn)了大容量緩存和處理器芯片粒的3D+2.5D集成，其原型芯片在游戲等高性能應(yīng)用中獲得了顯著的性能增益。TSMC無論是2.5D封裝（InFO和CoWoS）還是3D堆疊技術(shù)（SOIC）都處于領(lǐng)先地位，而AMD通過與TSMC的深度合作可望也能實(shí)現(xiàn)芯片性能的領(lǐng)先地位。

　　Intel方面，其2.5D技術(shù)是EMIB，通過把互聯(lián)優(yōu)化集中在芯片互聯(lián)邊緣處以優(yōu)化成本，而其3D堆疊技術(shù)則是Foveros。今年Intel也公布了其下一代混合2.5D+3D的芯片Ponte Vecchio，通過集成近50個(gè)芯片粒，實(shí)現(xiàn)超1000億晶體管的超高集成度。

　　Ponte Vecchio計(jì)劃可謂是雄心勃勃，但是如果我們量化比較AMD+TSMC和Intel的高級(jí)封裝技術(shù)，尤其是比較兩者最關(guān)鍵的指標(biāo)——互聯(lián)間距，我們?nèi)匀豢梢钥闯鯝MD+TSMC領(lǐng)先一些。在AMD+TSMC已經(jīng)完成的3D Chiplet原型芯片中，其芯片互聯(lián)間隔僅為9um；相對(duì)而言，Ponte Vecchio中使用的芯片互連間距為36um。Intel預(yù)計(jì)在其下一代Foveros Omni中把互聯(lián)間距減小到25um，而到達(dá)9um則要在更下一代的Foveros Direct。由此，我們認(rèn)為在未來幾年內(nèi)，AMD和TSMC的高級(jí)封裝技術(shù)仍將保持領(lǐng)先狀態(tài)，而在這之后的競(jìng)爭(zhēng)格局，我們還需拭目以待。