從英特爾悄悄拿起，
到臺積電發(fā)揚光大，
再被三星輕輕放下，
FinFET登臺已10年之久，
如今隨著摩爾定律逐漸失速，
新的時代迎來新的繼承者。
40年來處理器性能變化（圖源：CAOS）
近日，據(jù)eenews消息，三星代工廠流片了基于環(huán)柵 （GAA） 晶體管架構(gòu)的3nm芯片，通過使用納米片（Nanosheet）制造出了MBCFET（多橋通道場效應(yīng)管），可顯著增強晶體管性能，主要取代FinFET晶體管技術(shù)。
該工藝需要一套不同于FinFET晶體管結(jié)構(gòu)的設(shè)計和認(rèn)證工具，因此三星使用了Synopsys的Fusion Design Platform。該工藝的物理設(shè)計套件（PDK）于2019年5月發(fā)布，并于去年通過了認(rèn)證。伴隨著此次成功流片，意味著三星3nm芯片大規(guī)模量產(chǎn)的時間點已正式臨近。
三星執(zhí)行副總裁兼代工銷售和營銷主管Charlie Bae表示：“基于GAA結(jié)構(gòu)的下一代工藝節(jié)點（3nm）將使三星能夠率先打開一個新的智能互聯(lián)世界，同時加強我們的技術(shù)領(lǐng)先地位”。
什么是GGA？
GGA——（Gate all around Field Effect Transistors，GAAFET），又稱全環(huán)柵晶體管，是一種繼續(xù)延續(xù)現(xiàn)有半導(dǎo)體技術(shù)路線的新興技術(shù)，可進一步增強柵極控制能力，克服當(dāng)前技術(shù)的物理縮放比例和性能限制。
據(jù)了解，GAAFET有兩種結(jié)構(gòu)，一種是使用納米線（Nanowire）作為電子晶體管鰭片的常見GAAFET，另外一種則是以納米片（Nanosheet）形式出現(xiàn)的較厚鰭片的多橋通道場效應(yīng)管MBCFET，這兩種方式都可以實現(xiàn)3nm，但取決于具體設(shè)計。從GAAFET到MBCFET，可以視為從二維到三維的躍進，能夠改進電路控制，降低漏電率。
按照專家觀點：GAA晶體管能夠提供比FinFET更好的靜電特性，可滿足某些柵極寬度的需求。這主要體現(xiàn)在同等尺寸結(jié)構(gòu)下，GAA溝道控制能力增強，給尺寸進一步微縮提供了可能；傳統(tǒng)FinFET的溝道僅三面被柵極包圍，而GAA以納米線溝道設(shè)計為例，溝道的整個外輪廓都被柵極完全包裹住，意味著柵極對溝道的控制性能就更好。
Leti公司高級集成工程師Sylvain Barraud指出：“與FinFET相比，除了具有更好的柵極控制能力以外，GAA堆疊的納米線還具有更高的有效溝道寬度，能夠提供更高的性能。”
GAA相比FinFET的優(yōu)勢（圖源：semianalysis）
根據(jù)三星的說法，與7nm FinFET制造工藝相比，3nm GAA技術(shù)的邏輯面積效率提高了35%以上，功耗降低50%，邏輯面積減少45%。
能夠看到，GAA晶體管結(jié)構(gòu)標(biāo)志著工藝技術(shù)進入了關(guān)鍵轉(zhuǎn)折點，對于保持下一波超大規(guī)模創(chuàng)新所需的縮放軌跡至關(guān)重要。
三星和臺積電的岔路口
目前，臺積電、三星在5nm/7nm工藝段都采用FinFET結(jié)構(gòu)，而在下一世代3nm工藝的晶體管結(jié)構(gòu)選擇上，兩者出現(xiàn)分歧。
三星選擇采用GAA結(jié)構(gòu)。在今年的IEEE國際固態(tài)電路大會（ISSCC）上，三星首次公布了3nm制造技術(shù)的一些細(xì)節(jié)——3nm工藝中將使用類似全柵場效應(yīng)晶體管（GAAFET）結(jié)構(gòu)，率先開啟了先進工藝在技術(shù)架構(gòu)上的轉(zhuǎn)型。
臺積電則出于穩(wěn)健考慮，選擇在第一代3nm工藝?yán)^續(xù)沿用FinFET技術(shù)，盡可能實現(xiàn)無縫過渡。畢竟在相同的制程技術(shù)與制造流程下，不用變動太多的生產(chǎn)工具，也能有較具優(yōu)勢的成本結(jié)構(gòu)。尤其是對客戶來說，在先進制程的開發(fā)里變更設(shè)計，無論是改變設(shè)計工具或者是驗證和測試的流程，都會是龐大的時間和經(jīng)濟成本。臺積電首席科學(xué)家黃漢森強調(diào)，做此選擇是從客戶的角度出發(fā)，采用成熟的FinFET結(jié)構(gòu)產(chǎn)品性能顯然會更加穩(wěn)定，也有助于客戶降低生產(chǎn)的成本。
不過，這或許只是一個短期策略。依托FinFET技術(shù)，臺積電芯片工藝制程的終點來到了3nm，當(dāng)鰭片（Fin）寬度達到5nm（等于3nm節(jié)點）時，F(xiàn)inFET將接近實際極限，再向下就會遇到瓶頸。
因此也有消息透露，臺積電的2nm工藝將轉(zhuǎn)向GAA架構(gòu)（采用跟三星一樣的MBCFET架構(gòu)）。全新的MBCFET架構(gòu)，以GAA制程為基礎(chǔ)的架構(gòu)，可以解決FinFET因為制程微縮而產(chǎn)生的電流控制漏電等物理極限問題。
平面晶體管與FinFET、GAAFET以及MBCFET（圖源：Semianalysis）
綜合來看，2nm或?qū)⑹荈inFET結(jié)構(gòu)全面過渡到GAA結(jié)構(gòu)的技術(shù)節(jié)點。在經(jīng)歷了Planar FET、FinFET后，晶體管結(jié)構(gòu)將整體過渡到GAAFET結(jié)構(gòu)上。
三星和臺積電的選擇考量都是商業(yè)決策下的結(jié)果。對臺積電和客戶來說，維持當(dāng)前的設(shè)計體系，擴展FinFET似乎是一條更安全的途徑。若最終的產(chǎn)品性能還能與競爭對手平起平坐，那臺積電可能又將在3納米產(chǎn)品世代再勝一籌。
對三星來講，3nm時代在技術(shù)架構(gòu)方面尋找差異化，試圖進一步拉近與臺積電芯片代工方面的技術(shù)差距。IBS首席執(zhí)行官Jones表示：“與3nm FinFET相比，3nm環(huán)繞閘極具有更低的閾值電壓，并可能降低15%到20%的功耗，在某種程度上提供了更多的性能。”三星正在通過新的嘗試和提前布局來尋求更多可能性。
FinFET走到了盡頭？
過去十年，F(xiàn)inFET技術(shù)成功延續(xù)了摩爾定律，但時至今日，隨著摩爾定律失速，F(xiàn)inFET也仿佛走到了盡頭。
談到FinFET，得從平面MOSFET開始說起，自平面MOSFET器件工藝誕生后，特征尺寸就隨著摩爾定律的指引在不停地縮小。在晶體管特征尺寸微縮的過程中，雖然也遇到過各種困難，但是通過將鋁互聯(lián)改成銅互聯(lián)，在柵極加入High-k材料、引入Stress engineering等方法都可以在不改變平面器件工藝的情況下把尺寸做小。
但是當(dāng)柵極長度逼近20nm門檻時，對電流的控制能力急劇下降，漏電率也在升高，傳統(tǒng)的平面MOSFET看似走到了盡頭，材料的改變也無法解決問題。
對此，加州大學(xué)伯克利分校胡正明教授給出了新的設(shè)計方案，也就是FinFET晶體管，又稱鰭式場效應(yīng)晶體管。在FinFET中，溝道不再是二維的，而是三維的“鰭（Fin）”形狀，而柵極則是三維圍繞著“鰭”，這就大大增加了柵極對于溝道的控制能力，從而解決漏電問題。
胡正明教授2001年在學(xué)界正式提出FinFET方案，但真正被商業(yè)落實還是在十年以后。英特爾在FinFET工藝上率先出手，2011年推出了商業(yè)化的22nm FinFET工藝技術(shù)。隨后包括臺積電在內(nèi)的全球各大半導(dǎo)體廠商積極跟進，陸續(xù)轉(zhuǎn)進到FinFET工藝中。從16/14nm開始，F(xiàn)inFET成為了半導(dǎo)體器件的主流選擇，成功地推動了從22nm到5nm等數(shù)代半導(dǎo)體工藝的發(fā)展，并將擴展到3納米工藝節(jié)點。
FinFET工藝七大玩家進展（圖源：芯思想）
FinFET工藝技術(shù)自2011年商業(yè)化后，體系結(jié)構(gòu)持續(xù)進行改進，以提高性能并減小面積。到了5nm節(jié)點后，雖然使用了EUV光刻技術(shù)，但是基于FinFET結(jié)構(gòu)進行芯片尺寸的縮小變得愈發(fā)困難。FinFET工藝制造、研發(fā)成本也越來越高，即使在7nm、5nm仍能堅持，但是再往前似乎已經(jīng)是力不從心。
隨著三星、英特爾兩大晶圓代工巨頭率先轉(zhuǎn)向GAA工藝，正在預(yù)示著在更先進的節(jié)點上，F(xiàn)inFET將走向終結(jié)。根據(jù)國際器件和系統(tǒng)路線圖（IRDS）的規(guī)劃，在2021-2022年以后，F(xiàn)inFET結(jié)構(gòu)將逐步被GAA結(jié)構(gòu)所取代。
然而，雖然FinFET無法再繼續(xù)深耕更先進的工藝節(jié)點，但在現(xiàn)有業(yè)務(wù)布局中仍占有相當(dāng)份額，并正處于逐年增長的態(tài)勢。這一點從臺積電FinFET工藝收入中能夠得到印證。
圖源：TSMC
從上面數(shù)據(jù)可以看到，臺積電2020年第一季度FinFET工藝收入占比54.5%，在2021年第一季度更是達到驚人的63%。FinFET收入增長背后，離不開臺積電在此的專注和投入，在當(dāng)前半導(dǎo)體短缺的情況下，臺積電3年投資1000億美元建設(shè)大量的FinFET產(chǎn)能，應(yīng)對市場和客戶需求。同時，臺積電正在努力推動其500多個客戶進入FinFET時代，加速其繁榮。
因此，現(xiàn)在說FinFET壽終正寢還為時尚早，臺積電正在將FinFET帶向多個領(lǐng)域。
芯片制造的未來走向
市場對于高性能芯片的渴望在不斷推動技術(shù)的演進，在人們?yōu)?nm節(jié)點工藝擔(dān)憂的時候，新的GAA技術(shù)出現(xiàn)了。那么除此之外，芯片制造未來還有哪些走向？
Forksheet FET & CFET
隨著未來向更小制程的繼續(xù)，將要求標(biāo)準(zhǔn)單元內(nèi)nFET和pFET器件之間的間距更小。但是，對于FinFET和Nanosheet而言，工藝限制了這些n-to-p器件之間的間距。
除了Nanosheet，還有一些屬于“全柵”類的其它技術(shù)選項。為了擴大這些器件的可微縮性，IMEC提出了一種創(chuàng)新的架構(gòu)，稱為Forksheet FET。
Forksheet被視為下一個發(fā)展路線（圖源：IMEC）
Forksheet可以理解為是Nanosheet的自然延伸，具有超出2nm技術(shù)節(jié)點的額外縮放和性能。Forksheet的nFET和pFET集成在同一結(jié)構(gòu)中，由介電墻將nFET和pFET隔開。這個技術(shù)的優(yōu)勢就在于它有更緊密的n到p的間距，并減少面積縮放。與Nanosheet FET相比，在相同制程下，F(xiàn)orksheet FET的電路更加緊湊。
在從平面晶體管到FinFET再到Nanosheet的進化過程中，可以將Forksheet視為下一個發(fā)展路徑。
此外，CFET——Complementary FETs（互補場效應(yīng)晶體管）是2nm甚至以后另一種類型的技術(shù)選項。CFET由兩個獨立的Nanosheet FET（p型和n型）組成，是一種把p型納米線疊在n型納米線上的結(jié)構(gòu)。通過這種疊加的形式，CFET等于是實現(xiàn)了一種折疊的概念，借此消除了n-to-p分離的瓶頸，能夠?qū)卧性磪^(qū)域的面積減少2倍。
CFET結(jié)構(gòu)
IBS首席執(zhí)行官Handel Jones稱：“CFET前景廣闊，但目前還為時過早。向1nm CFET系列邏輯器件的發(fā)展推動了新BEOL和MOL解決方案的開發(fā)，但問題是即使增強了柵極結(jié)構(gòu)，我們也需要增強MOL和BEOL，需要通過引入新的導(dǎo)體來補充這些集成方案，否則性能提升將受到限制。”
對于未來技術(shù)架構(gòu)的演進趨勢，IMEC認(rèn)為：3納米之前采用Nanosheet、2納米采用Forksheet、1納米采用CFET。在進一步的研究中，需要解決將這些器件完全投入生產(chǎn)的工藝挑戰(zhàn)。
總而言之，目前這些仍在研發(fā)中的技術(shù)前景尚好，但也都有更自的挑戰(zhàn)待突破，包含散熱的控制和制造成本等，但可以看到的是，對于2納米及之后的芯片制造，已有數(shù)項技術(shù)正在進行中，雖有困難但也是遙不可及。
Bizen晶體管架構(gòu)
英國初創(chuàng)公司Search For The Next（SFN）和蘇格蘭芯片制造商Semefab合作開發(fā)了Bizen晶體管架構(gòu)，可能從另一方向打破CMOS的極限。提出Bizen晶體管架構(gòu)最初的目的就是為了創(chuàng)建具有較少掩膜步驟的芯片，使得同一塊芯片上同時具有邏輯和功率晶體管，在這一初衷下創(chuàng)建一個LED驅(qū)動器的集成電路。
SFN首席執(zhí)行官Summerland提出了使用齊納二極管反向偏置特性的想法，該特性是由二極管N區(qū)域和P區(qū)域之間摻雜水平的突然變化產(chǎn)生的，最終致使量子電流的產(chǎn)生，以此來驅(qū)動雙極晶體管。
具體而言，SFN的Bizen晶體管設(shè)計將雙極結(jié)與齊納二極管的概念結(jié)合在一起，利用量子隧穿效應(yīng)從傳統(tǒng)的雙極晶體管中消除了電阻以及所有金屬層。晶體管使用量子隧道連接?xùn)艠O并能夠建立多個柵極連接，這意味著可以在一個晶體管內(nèi)創(chuàng)建多個非門和或門，從而縮小了邏輯電路的裸片。
半導(dǎo)體材料：鉍（Bi）
從材料方面來看，目前硅基半導(dǎo)體主流制程已進展至5nm、甚至3nm的節(jié)點，芯片單位面積能容納的電晶體數(shù)目，也將逼近硅的物理極限，芯片效能無法再逐年顯著提升。
一直以來業(yè)界對二維材料寄予厚望，卻苦于無法解決二維材料高電阻、及低電流等問題，前不久，由臺大、臺積電與麻省理工學(xué)院（MIT）共同發(fā)表的研究表示，由美國麻省理工團隊發(fā)現(xiàn)在二維材料上搭配半金屬鉍（Bi）的電極，能大幅降低電阻并提高傳輸電流。隨后臺積電技術(shù)研究部門將鉍（Bi）沉積制程進行優(yōu)化，臺大團隊并運用氦離子束微影系統(tǒng)（Helium-ion beam lithography）將元件通道成功縮小至納米尺寸，終于獲得這項突破性的研究成果。
臺大電機系暨光電所吳志毅教授進一步說明，使用鉍（Bi）為接觸電極的關(guān)鍵結(jié)構(gòu)后，二維材料電晶體的效能不但與硅基半導(dǎo)體相當(dāng)，又有潛力與目前主流的硅基制程技術(shù)相容，有助于未來突破摩爾定律的極限。
半導(dǎo)體設(shè)備：EUV的下一步
從DUV到EUV的過渡對延續(xù)摩爾定律起到了重要作用。為了繼續(xù)微縮，幾年前ASML開始研發(fā)下一代工具——High NA（高數(shù)值孔徑）EUV，提升NA（numerical aperture，鏡口率 ） 的基礎(chǔ)上進一步提高半導(dǎo)體微細(xì)加工所需的電路分辨率。
ASML預(yù)計，High NA設(shè)備將在2025年或2026年進入商業(yè)生產(chǎn)。與傳統(tǒng)的EUV光刻相比，High NA EUV光刻有望提供更先進的圖案縮放解決方案。此外，在未來的工藝節(jié)點上，除了下一代EUV光刻技術(shù)外，新的沉積，蝕刻和檢查/計量技術(shù)也在研究中。
寫在最后
3nm即將發(fā)生，2nm也是如此。由于沒有一種技術(shù)可以滿足所有的應(yīng)用，在芯片縮小和功能擴展的過程中，制程的進步、晶體管結(jié)構(gòu)的變化和其他方法會交替進行，不斷推動芯片性能向上攀升
在此情況下，除了制造商需要各顯本事之外，如何從技術(shù)、市場與成本中取得最大的利基，將是個企業(yè)間競爭的關(guān)鍵所在。特別是先進半導(dǎo)體制造的成本十分高昂，若不能在生產(chǎn)技術(shù)與制造成本中取得較佳的平衡，未來發(fā)展也將會非常艱辛。再考慮到半導(dǎo)體制造供應(yīng)鏈龐大的牽連體系，不僅是制造設(shè)備，也包含設(shè)計工具和檢驗測試等部分，若沒有優(yōu)異的解決方案，也難以在競爭中保持優(yōu)勢地位。
在寫下這篇文字的時候，前方又傳來消息：“三星圍繞3nm節(jié)點進行了大量營銷和炒作，目前看起來形勢嚴(yán)峻，產(chǎn)品性能似乎也進行了大量修改，基于GAA架構(gòu)的3nm節(jié)點預(yù)計將推遲到2024年推出…”
但貌似也無傷大雅，2022年也好，2024年也罷。
不難預(yù)見，屬于GAA晶體管的時代正在開啟…