在半導體產業的黃金時代，當戈登·摩爾還在為自己的公司制定路線圖時，平面尺寸的縮小就帶來了功耗、性能和面積/成本的同步進步（PPAC）。但隨著時間的推移，登納德平面尺寸縮小定律對功耗的幫助受阻，而材料工程開始應用于半導體制造，以促進功耗、性能和面積/成本的持續提高。其中，高K值金屬柵極就是一個最有力的例證。

　　目前，工程師們普遍承認這種矛盾：設計工程師對功耗和性能進行優化，而工藝工程師則進行積極的2D尺寸縮小來減少面積和成本。無論邏輯還是存儲器，尤其是當業界生產圖形縮小至8nm 以下時，設計的進步沒有與工藝創新有機地結合。盡管節點命名尺寸在縮小，但特征尺寸的縮小速度卻不及以往。此外，我們也看到成本降低的速度在急劇放緩（見圖1）。

　　圖1：芯片設計的復雜性導致特征尺寸縮小放緩和成本上升

　　為什么尺寸縮小并沒按應有的速度不斷進步呢？為什么高端硅成本依然如此昂貴？答案就在于芯片設計的復雜性--如今的芯片設計層數繁多，各層之間還必須無縫連接。

　　以DRAM為例。一個DRAM器件大約有7個關鍵圖形層，每層各不相同（見圖2）。除了淺溝槽隔離（STI）層、電容、位線和字線的物理結構不同，還有些層的長寬比很高，這使得上一層與下一層對準的難度越來越大。這些不同特征圖形必須要完好地成像并對準才能確保器件的正常工作。然而，這些截然不同的圖形層的同時縮小，給工藝的實現帶來了更大的復雜性。一旦工藝不能滿足要求，圖形邊緣平整性誤差（EPE）會增加電阻、降低性能，最終導致良率損失和器件故障。

　　圖2： DRAM各自不同的器件層中生成對圖形縮小和對準的挑戰

　　因此，在路線圖受阻下，我們需要一個“新戰略”來改善芯片性能、功率、面積成本以及產品走向市場的時間（PPACt）?！靶聭鹇浴卑ǎ?/p>

　　·新的計算架構

　　·芯片上新器件和3D結構

　　·新型材料

　　·持續2D尺寸縮小的新方法（本博客主題）

　   ·異構設計和先進封裝

　　從設備的角度來看，我們需要做的不僅僅是引進新的薄膜或改進刻蝕之類的單項工藝。我們還需要全盤綜合考慮，并根據每個器件需求開發出相應的配套技術。

　　這種從單項工藝到材料集成解決方案的演進也可以幫助客戶削減工藝步驟、減少研發成本和時間，最終加快產品上市的速度。以下是我在今年早些時候召開的SPIE高級光刻會議上發布的三項創新技術，這些技術展示了如何通過使用先進圖形成像的整體方法讓芯片制造商在多方面受益。

　　直角側壁掩膜技術

　　直角側壁掩膜技術是對兩次自對準圖形成像（SADP）和四次自對準圖形成像（SAQP）的應用。側壁沉積和側壁刻蝕很挑戰，原因之一就是所用的材料相對柔軟，頂部和底部易弧化（不易形成直角）。這會導致不均勻性和間距漂移，進而造成光刻套準誤差和垂直偏差EPE--在更小的工藝節點上，這類波動問題會更為嚴重。

　　芯片制造商通常會通過增加額外的工藝步驟來解決波動問題，這也將增加成本和復雜性。此外，盡管額外的硬掩?？涛g和核心掩膜刻蝕工藝可減少來自第一次側壁刻蝕的波動性，但也會降低設計人員想要的關鍵尺寸（CD）的實現。換言之，解決EPE的工藝步驟同時伴隨著性能的妥協，會降低對設計結果的控制水平。

　　應用材料公司開發的一項新工藝就能夠優化側壁材料，使其能更適應刻蝕工藝，從而實現更好的對準效果（見圖3）。這項工藝首先使用CVD工藝以類似ALD的精度沉積非晶硅，然后用我們的Centris? Sym3?刻蝕系統進行圖形成像，和VeritySEM?系統測量。我們提供的解決方案能讓芯片制造商在使用傳統的工藝步驟的同時，還能保持圖形成像的保真度，通過去除不必要的沉積和刻蝕步驟將SAQP步驟數從15個縮減至11個。整體有助于客戶用更經濟高效的方式實現圖形尺寸減小。

　　圖3：與傳統工藝相比，應用材料公司獨特的側壁材料能實現更好的均勻性和對準效果

　　橫向刻蝕技術

　　應用材料公司開發的另一項獨特技術被稱為橫向刻蝕。在使用傳統的光刻和刻蝕工藝的時候，設計人員只能以有限的緊密度將各種特征結合在一起。這在水平方向上稱為最小線空距，在垂直方向上稱為頂底厚度。當使用EUV時，目前最小線空距約為36nm，而頂底厚度約為40nm。如果這些線空距對設計方案而言尺寸太大，芯片制造商就不得不投資額外的圖形成像步驟--要么是增加掩模切斷或選擇性掩模，要么增加EUV光刻-刻蝕步驟。而唯一的替代方案是繼續使用較大的芯片面積，但這會增加芯片面積/成本比。

　　刻蝕歷來是自上而下進行的。但應用材料公司開發了一項創新型的橫向刻蝕技術，它能夠進行45度角的刻蝕，為設計人員帶來了新的自由度（見圖4）。通過控制刻蝕方向，我們就能在保持縱向掩膜厚度下，橫向收縮CD。事實證明，我們已能實現橫向CD獨立縮小下縱向膜厚約20nm。

　　圖4：應用材料公司的創新型橫向刻蝕技術可將EUV掩模數減少50%甚至更多

　　橫向刻蝕可以讓設計人員減少工藝步驟，讓各項特征結合更緊密，從而增加面積密度，惠及更多器件的應用。我們將這一工藝與我們的Producer? Precision? CVD碳和硅硬掩模、Sym3 刻蝕以及PROVision?電子束測量和缺陷控制進行協同優化，以實現先進圖形成像解決方案，使設計人員有機會將EUV掩模數減少50%甚至更多。

　　選擇性工藝技術

　　我們在SPIE高級光刻會議上發布的第三項技術是一種選擇性材料沉積工藝。該工藝可解決EPE的問題，通過控制不同器件層之間的位錯來改善圖形縮小效果。與傳統沉積不同，選擇性加工（沉積/刻蝕）工藝用于消除EPE，從而設計規則上尺寸得到減少并降低掩模數。

　　要使選擇性沉積有效減少EPE，有兩大關鍵挑戰必須設法克服。第一，晶圓表面必須足夠清潔，以便實現所需材料（而非其他材料）上進行選擇性沉積。晶圓上的任何缺陷都會損害選擇性。第二個挑戰，是有效地控制選擇性沉積的材料，這種材料不僅會垂直生長，而且還會水平生長。由于上述挑戰，大多數選擇性沉積僅限于在很薄的層上進行。

　　應用材料公司利用Endura沉積平臺、Producer Selectra選擇性刻蝕技術以及PROVision?電子束測量和缺陷檢測技術開發出了一項協同優化的選擇性加工解決方案。我們已經在圖5所示的通孔工藝流程中演示了這一工藝。我們首先從金屬層開始，進行材料選擇性生長；隨后進行填充和平坦化；接下來進行氮化鈦（TiN）硬掩模傳統工藝處理，通孔光刻膠層積；然后繼續通孔光刻，再轉入刻蝕。當我們在一個方向上進行刻蝕時，它對定義溝槽的TiN起到掩膜作用。我們新開發的材料具有刻蝕高選擇。這意味著通孔會被完美刻蝕成一個矩形，該矩形定義了兩個金屬層彼此交錯的位置。這種技術通過最大限度地擴大通孔尺寸來消除EPE，也消除了與互連尺寸減小相關的問題。

　　圖5：視頻顯示了結合Applied材料工程能力的通孔流程，目的是減少掩模數并改善EPE。

　　如果設計人員通孔版圖比光刻的最低分辨率高，他們就必須采用多次光刻-刻蝕的通孔工藝。使用我們的新工藝，客戶可以定義一個較大的通孔，并僅在兩個金屬層之間的交叉處建立通孔。這樣，我們就能將底部和頂部器件層完美對準，從而節省工藝步驟，并實現大工藝寬容度低阻抗通孔（見圖6）。

　　VLSIresearch董事長兼首席執行官Dan Hutcheson表示：“真正的創新之處在于，與傳統的多重圖形成像多次圖像合成切割掩模方法相比，應用材料公司能夠建立新的通孔工藝，從而減少EPE引起的良率損失并降低成本，同時還能因單通孔節約0.7納米。除了提高良率外，減少EPE還能增加每片晶圓的收入，因為芯片的可靠性和性能均有提升，芯片功耗卻更低。”

圖6：與傳統工藝相比，具有完全選擇性的自對準加工可降低電阻、增加良率并減少掩模數

　　總而言之，這一“新戰略”為我們帶來了加快推進行業路線圖的新工具，包括從全局角度應對尺寸減小的挑戰，以求同時解決PPACt的各項問題。通過協同優化應用材料公司廣泛的技術，我們可以提供新的材料來實現新的圖形尺寸減小，讓經濟高效的縮放能夠在不影響設計的前提下繼續推進。歡迎步入材料化圖形成像時代！

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