0 引言

    SHA-2(Security Hash Algorithm-2)安全散列算法是由美國(guó)國(guó)家安全局(NSA)和美國(guó)國(guó)家標(biāo)準(zhǔn)與技術(shù)研究院(NIST)在2002年公布的一種密碼散列算法。其主要作用是實(shí)現(xiàn)數(shù)據(jù)間的單向映射，它可以將任意長(zhǎng)度的消息映射成固定長(zhǎng)度的消息摘要，并且映射過(guò)程不可逆^[1]。根據(jù)不同的輸出消息摘要的長(zhǎng)度，SHA-2家族分為SHA-224、SHA-256、SHA-384、SHA-512四種算法，它們主要用于數(shù)字簽名、指紋驗(yàn)證以及網(wǎng)絡(luò)安全協(xié)議等領(lǐng)域。

    現(xiàn)有的高吞吐率SHA256通常采用流水的硬件實(shí)現(xiàn)方式，因此，本文將在現(xiàn)有流水結(jié)構(gòu)的基礎(chǔ)上，采用基于鎖存器存儲(chǔ)的數(shù)據(jù)流水方式替代傳統(tǒng)的基于寄存器翻轉(zhuǎn)的數(shù)據(jù)流水方式。

1 SHA256算法概述

1.1 SHA256流水實(shí)現(xiàn)方式

    SHA256能將任意有限長(zhǎng)度的輸入消息(長(zhǎng)度小于2⁶⁴位)轉(zhuǎn)換為256位的輸出消息摘要。步驟分為數(shù)據(jù)預(yù)處理、數(shù)據(jù)擴(kuò)充和數(shù)據(jù)壓縮三個(gè)部分^[2]。

1.1.1 數(shù)據(jù)預(yù)處理

1.1.2 數(shù)據(jù)擴(kuò)展

    在式(3)中，算子為按位異或，算子為按位與，算子為按位取反，算子SHRⁿ為右移n位，ROTRⁿ為循環(huán)右移n位。

1.1.3 數(shù)據(jù)壓縮

    現(xiàn)假設(shè)8個(gè)迭代變量分別為A、B、C、D、E、F、G、H。首先按照式(4)規(guī)定的算法初始化8個(gè)變量，其中H^j-1為第j-1個(gè)數(shù)據(jù)塊(M^j)迭代后輸出哈希值，初始值由式(1)給出。

    經(jīng)過(guò)上述初始賦值后進(jìn)行如下迭代操作：對(duì)于t=0~63：(K_t是一組常量^[5])

    經(jīng)過(guò)64次迭代之后，最終的散列值計(jì)算方法如式(6)所示：

    這里，||表示拼接符。剩下數(shù)據(jù)塊采用與上述相同的方式進(jìn)行壓縮，且每一數(shù)據(jù)塊的輸出256值作為下一個(gè)數(shù)據(jù)塊的輸入值，最終經(jīng)過(guò)多次運(yùn)用該算法，可以將任意長(zhǎng)度的輸入數(shù)據(jù)壓縮成為256位輸出消息摘要。

1.2 通用的流水電路結(jié)構(gòu)

    基于寄存器翻轉(zhuǎn)的SHA256全流水電路結(jié)構(gòu)如圖1所示，它包括數(shù)據(jù)壓縮部分流水結(jié)構(gòu)和數(shù)據(jù)擴(kuò)展流水結(jié)構(gòu)。當(dāng)每個(gè)時(shí)鐘觸發(fā)沿到來(lái)時(shí)，數(shù)據(jù)擴(kuò)展部分進(jìn)入一個(gè)新的數(shù)據(jù)塊M_i，構(gòu)成W_0i～W_15i，并存入數(shù)據(jù)擴(kuò)展部分的第一級(jí)寄存器組，其中W_0i將輸入至數(shù)據(jù)壓縮部分，進(jìn)行第一輪的壓縮。然后，隨著時(shí)鐘觸發(fā)沿的不斷到來(lái)，第i個(gè)數(shù)據(jù)塊不斷往前進(jìn)行流水傳輸，并逐級(jí)進(jìn)行擴(kuò)展，以產(chǎn)生W_16i～W_63i，同時(shí)逐步將W_1i～W_63i輸入至數(shù)據(jù)壓縮部分進(jìn)行壓縮，直至完成64輪壓縮，得到最終的A_63i～H_63i，使第i個(gè)數(shù)據(jù)塊M_i處理完成。此時(shí)，與M_i相關(guān)的信息將全部移出流水結(jié)構(gòu)，流水結(jié)構(gòu)正在處理的將是M_i1～M_i64的數(shù)據(jù)塊。

    在上述結(jié)構(gòu)中，采用64級(jí)A-H寄存器暫存64個(gè)輸入數(shù)據(jù)塊的壓縮信息，同時(shí)采用64級(jí)Wt寄存器暫存64個(gè)輸入數(shù)據(jù)塊的擴(kuò)展信息。可以看出，傳統(tǒng)全流水結(jié)構(gòu)在獲得高吞吐率的同時(shí)，也將消耗掉大量的寄存器和壓縮、擴(kuò)展算子^[5]。

1.3 SHA256流水結(jié)構(gòu)研究現(xiàn)狀

    目前國(guó)內(nèi)外文獻(xiàn)對(duì)SHA256的流水實(shí)現(xiàn)方式提出了很多優(yōu)化方案。文獻(xiàn)[6]提出了一種四級(jí)流水的結(jié)構(gòu)，提高了運(yùn)算速度，增大了吞吐率；文獻(xiàn)[7]提出了一種Wallace樹(shù)方式互連的CSA組合樹(shù)結(jié)構(gòu)來(lái)添加多操作數(shù)，減少了SHA256電路更新中加法器所導(dǎo)致的延遲，提高了電路性能；文獻(xiàn)[8]中提出一種14 nm三柵CMOS工藝實(shí)現(xiàn)SHA256安全散列硬件加速器，通過(guò)預(yù)先添加消息摘要，采用多路調(diào)用的方式完成分布式哈希計(jì)算，增大了吞吐率；文獻(xiàn)[9]中提出了一種基于可重構(gòu)硬件的SHA256電路，在面積和最大頻率方面得到優(yōu)化，最高吞吐率達(dá)到2 027.84 Mb/s；另外，文獻(xiàn)[10]中基于硬件描述語(yǔ)言實(shí)現(xiàn)了SHA256哈希函數(shù)的優(yōu)化流水線(xiàn)結(jié)構(gòu)，對(duì)壓縮器和擴(kuò)展塊進(jìn)行了修改，加入進(jìn)位跳躍加法器提高體系結(jié)構(gòu)的性能，實(shí)現(xiàn)SHA256的優(yōu)化。

    雖然上述文獻(xiàn)采用了多種優(yōu)化方案提高SHA256硬件實(shí)現(xiàn)電路的效率，但是大多都是基于寄存器翻轉(zhuǎn)的數(shù)據(jù)流水方式。而對(duì)于SHA256流水結(jié)構(gòu)而言，其硬件實(shí)現(xiàn)需要使用大量的寄存器。雖然基于寄存器翻轉(zhuǎn)的數(shù)據(jù)流水方式實(shí)現(xiàn)簡(jiǎn)單，但是其動(dòng)態(tài)翻轉(zhuǎn)功耗較大。因此，為了減小功耗，本文提出了一種基于鎖存器存儲(chǔ)的SHA256流水硬件實(shí)現(xiàn)電路。

2 存儲(chǔ)方案

    本節(jié)將主要從數(shù)據(jù)壓縮部分介紹本文提出的基于鎖存器存儲(chǔ)的全流水實(shí)現(xiàn)方式。

    采用鎖存器存儲(chǔ)每一輪迭代新產(chǎn)生的A和E，再通過(guò)選擇存儲(chǔ)器中已存的前4輪的A和E數(shù)據(jù)去計(jì)算得到新一輪的A和E。但在輸入級(jí)計(jì)算A₂、A₃、A₄和E₂、E₃、E₄時(shí)，會(huì)存在缺少前輪計(jì)算數(shù)據(jù)的情況。因此，本節(jié)將分別從通用級(jí)存儲(chǔ)結(jié)構(gòu)和輸入級(jí)(A₀～A₄，E₀～E₄)存儲(chǔ)結(jié)構(gòu)對(duì)該存儲(chǔ)方案進(jìn)行介紹。

2.1 通用級(jí)存儲(chǔ)結(jié)構(gòu)

    以64級(jí)標(biāo)準(zhǔn)流水電路結(jié)構(gòu)為例，關(guān)注前五輪Round1～Round5新產(chǎn)生的A和E，具體算法如式(7)～式(11)所示：

    A₁和E₁由Round1產(chǎn)生，但在Round2～Round5中都被使用，因此，A₁和E₁并不需要逐級(jí)往前傳遞，而是可以采用存儲(chǔ)器存儲(chǔ)起來(lái)，當(dāng)Round2～Round5的迭代需要使用該數(shù)據(jù)時(shí)，直接在存儲(chǔ)器中讀取該數(shù)據(jù)即可。當(dāng)4個(gè)時(shí)鐘周期過(guò)后，A₁和E₁生命周期結(jié)束，在后續(xù)迭代過(guò)程中不再被使用，此時(shí)存儲(chǔ)在存儲(chǔ)器中的A₁和E₁可以被擦除并更新。

    更普遍地，寫(xiě)出每級(jí)的A～H：

    其中k意味著第k級(jí)存儲(chǔ)器，i為第i個(gè)輸入數(shù)據(jù)。如圖2所示，討論存儲(chǔ)方案實(shí)現(xiàn)的通用情況。

    對(duì)于第k級(jí)，只需要兩個(gè)存儲(chǔ)器組來(lái)分別存儲(chǔ)A和E，每個(gè)寄存器組的大小為4×32位，分別存儲(chǔ)A_{k_i}、A_{k_i+1}、A_{k_i+2}、A_{k_i+3}和E_{k_i}、E_{k_i+1}、E_{k_i+2}、E_{k_i+3}，其中A_{k_i+3}、E_{k_i+3}為第k輪新產(chǎn)生的數(shù)據(jù)，A_{k_i}、A_{k_i+1}、A_{k_i+2}和E_{k_i}、E_{k_i+1}、E_{k_i+2}為存儲(chǔ)在存儲(chǔ)器中的前3輪產(chǎn)生的數(shù)據(jù)。

    對(duì)于第i個(gè)輸入數(shù)據(jù)，在k輪迭代運(yùn)算完成后，得到的數(shù)據(jù)并不往前傳，而是繼續(xù)存儲(chǔ)在第k級(jí)對(duì)應(yīng)的存儲(chǔ)器中，以便第k+4輪迭代運(yùn)算進(jìn)行調(diào)用。為了得到A_{k+4_i}和E_{k+4_i}，使用了第k級(jí)存儲(chǔ)器存儲(chǔ)的A_{k_i}和E_{k_i}、第k+1級(jí)存儲(chǔ)器存儲(chǔ)的A_{k+1_i}和E_{k+1_i}、第K+2級(jí)存儲(chǔ)器存儲(chǔ)的A_{k+2_i}和E_{k+2_i}以及第k+3級(jí)存儲(chǔ)器存儲(chǔ)的A_{k+3_i}和E_{k+3_i}：

2.2 輸入級(jí)存儲(chǔ)結(jié)構(gòu)

    對(duì)于輸入級(jí)，即A₀～A₄和E₀～E₄，在本存儲(chǔ)方案中，由于新數(shù)據(jù)的產(chǎn)生需要用到前三級(jí)存儲(chǔ)器中的數(shù)據(jù)，根據(jù)式(7)～式(11)，A₁和E₁可以完全由外部輸入數(shù)據(jù)計(jì)算得到，但A₂、A₃、A₄和E₂、E₃、E₄的產(chǎn)生仍需要用到輸入的A₀和E₀。因此，引入三級(jí)輸入緩沖存儲(chǔ)器存儲(chǔ)相應(yīng)的輸入數(shù)據(jù)，如圖3所示。

    每組輸入緩沖存儲(chǔ)器為32位，共12組，其中HA_{3-1_i-3}、HE_{3-1_i-3}用于存儲(chǔ)第i-3個(gè)輸入數(shù)據(jù)的A和E，HA_{2-1_i-2}、HA_{2-2_i-2}用于存儲(chǔ)第i-2個(gè)輸入數(shù)據(jù)的A和B，HE_{2-1_i-2}、HE_{2-2_i-2}用于存儲(chǔ)第i-2個(gè)輸入數(shù)據(jù)的E和F，緩沖存儲(chǔ)器中的數(shù)據(jù)仍采用逐級(jí)傳遞的方式。

    引入上述緩沖存儲(chǔ)器后，在Round1～Round4，A₂、A₃、A₄和E₂、E₃、E₄的產(chǎn)生都可以通過(guò)調(diào)用緩沖存儲(chǔ)器中的數(shù)據(jù)進(jìn)行計(jì)算得到；在Round5，A₅和E₅由A₁、A₂、A₃、A₄和E₁、E₂、E₃、E₄計(jì)算得到，且計(jì)算形式與式(13)一致。由此，輸入級(jí)存儲(chǔ)結(jié)構(gòu)和通用級(jí)存儲(chǔ)結(jié)構(gòu)就構(gòu)成了完整的數(shù)據(jù)壓縮存儲(chǔ)結(jié)構(gòu)。

2.3 完整數(shù)據(jù)壓縮存儲(chǔ)結(jié)構(gòu)

    完整數(shù)據(jù)壓縮存儲(chǔ)結(jié)構(gòu)如圖4所示。對(duì)于輸入級(jí)，在時(shí)鐘觸發(fā)沿，數(shù)據(jù)輸入首先存儲(chǔ)在第1級(jí)存儲(chǔ)器(Latch1_AE)中，在數(shù)據(jù)逐級(jí)向緩沖器傳遞的同時(shí)產(chǎn)生新的數(shù)據(jù)。輸入級(jí)數(shù)據(jù)的產(chǎn)生方式如下：輸入端MUX選擇輸入的數(shù)據(jù)，經(jīng)過(guò)壓縮算子計(jì)算模塊計(jì)算的輸出值順序存儲(chǔ)在存儲(chǔ)器中。經(jīng)過(guò)四個(gè)周期后，A₀、E₀的生命周期結(jié)束，存儲(chǔ)器對(duì)應(yīng)位置的值被擦除并更新為A_{0_i+4}和E_{0_i+4}，同時(shí)，數(shù)據(jù)壓縮進(jìn)入正常流水級(jí)。

    在正常流水級(jí)中，數(shù)據(jù)壓縮方式與輸入級(jí)一致，通過(guò)8個(gè)MUX選擇輸入數(shù)據(jù)，經(jīng)過(guò)壓縮算子計(jì)算模塊后將輸出值順序存儲(chǔ)在存儲(chǔ)器中，在四個(gè)周期后，存儲(chǔ)器中的數(shù)據(jù)被重新更新。經(jīng)過(guò)64輪迭代之后，散列值的計(jì)算方式如式(14)所示：

其中DM_j-1為M^j數(shù)據(jù)塊迭代后輸出哈希值，DM_j為第M^j-1數(shù)據(jù)塊迭代后輸出哈希值，m、n、p、q表示當(dāng)前時(shí)刻存儲(chǔ)在存儲(chǔ)器中第m、n、p、q組的數(shù)據(jù)。

    另外，數(shù)據(jù)擴(kuò)展部分原理與數(shù)據(jù)壓縮部分原理相似，同樣采用鎖存器進(jìn)行存儲(chǔ)，只不過(guò)數(shù)據(jù)存儲(chǔ)的周期略有區(qū)別。通過(guò)MUX選擇開(kāi)關(guān)選擇參與數(shù)據(jù)壓縮計(jì)算部分的數(shù)據(jù)，新的擴(kuò)展數(shù)據(jù)的產(chǎn)生和存儲(chǔ)也通過(guò)選擇開(kāi)關(guān)實(shí)現(xiàn)，此處不做贅述。

3 電路設(shè)計(jì)

3.1 存儲(chǔ)器

    存儲(chǔ)器采用圖5所示的latch結(jié)構(gòu)，通過(guò)控制使能信號(hào)來(lái)實(shí)現(xiàn)存儲(chǔ)功能。每組存儲(chǔ)單元大小為32位，采用4組32位latch分別存儲(chǔ)A和E，通過(guò)使能信號(hào)(EN0、EN1、EN2、EN3)來(lái)控制數(shù)據(jù)存儲(chǔ)位置(EN和ENB為一對(duì)反向信號(hào))。

3.2 使能信號(hào)產(chǎn)生電路

    控制存儲(chǔ)器存儲(chǔ)和開(kāi)關(guān)通斷的使能信號(hào)產(chǎn)生電路如圖6所示。電路由計(jì)數(shù)器(Cnt)、二四譯碼器(Dec)和非交疊使能信號(hào)電路(N)組成。產(chǎn)生四組占空比為1:3的使能信號(hào)，每組信號(hào)之間有1/4周期的延時(shí)。

3.3 非交疊使能信號(hào)產(chǎn)生電路

    在數(shù)據(jù)選擇電路(MUX)中需要非交疊的使能信號(hào)來(lái)控制開(kāi)關(guān)不會(huì)被兩個(gè)使能信號(hào)同時(shí)打開(kāi)，減少漏電。所采用的非交疊信號(hào)產(chǎn)生電路如圖7所示，其中RS觸發(fā)器產(chǎn)生非交疊的信號(hào)，與非門(mén)用于占空比的調(diào)節(jié)，通過(guò)調(diào)節(jié)虛線(xiàn)框圖中的反向器個(gè)數(shù)n來(lái)形成四組非交疊的使能信號(hào)。

3.4 選擇開(kāi)關(guān)電路

    選擇開(kāi)關(guān)由反相器和TG32構(gòu)成，如圖8所示。由四組選擇開(kāi)關(guān)構(gòu)成一個(gè)總的選擇開(kāi)關(guān)，分別選擇A和E。通過(guò)使能信號(hào)控制開(kāi)關(guān)通斷實(shí)現(xiàn)數(shù)據(jù)選擇功能，選擇數(shù)據(jù)時(shí)的使能信號(hào)和存儲(chǔ)數(shù)據(jù)時(shí)的使能信號(hào)保持一致。TG32開(kāi)關(guān)由四組圖5中用到的8位傳輸門(mén)構(gòu)成，由一組使能信號(hào)控制(EN和ENB)。通過(guò)EN1、EN2、EN3、EN4四組信號(hào)進(jìn)行選擇，選擇數(shù)據(jù)方式如式(13)所示。

4 性能評(píng)估

4.1 ModelSim仿真

    使用Verilog硬件描述語(yǔ)言分別實(shí)現(xiàn)本文提出的基于鎖存器存儲(chǔ)和傳統(tǒng)基于寄存器翻轉(zhuǎn)的流水電路，并采用ModelSim進(jìn)行仿真。在相同的仿真激勵(lì)下，仿真結(jié)果如圖9所示。

    其中sim為傳統(tǒng)基于寄存器翻轉(zhuǎn)的流水電路波形圖，vsim為本文提出的基于鎖存器存儲(chǔ)的電路波形圖，DM_pre、DM_new分別為輸入值和輸出值，圖中框線(xiàn)內(nèi)的值表示在相同的激勵(lì)條件下，傳統(tǒng)基于寄存器翻轉(zhuǎn)的標(biāo)準(zhǔn)流水結(jié)構(gòu)(sim:DM_new)和本文所提出的電路結(jié)構(gòu)(vsim:DM_new)的輸出值。

    仿真結(jié)果表明：在相同的仿真激勵(lì)情況下，本文提出的電路結(jié)構(gòu)和標(biāo)準(zhǔn)流水電路結(jié)構(gòu)的仿真結(jié)果一致，驗(yàn)證了本文提出的電路結(jié)構(gòu)的可行性。

4.2 Cadence仿真

    為了進(jìn)一步驗(yàn)證本文所提出的存儲(chǔ)結(jié)構(gòu)在功耗和面積方面的優(yōu)勢(shì)，本文基于28 nm標(biāo)準(zhǔn)CMOS工藝，在MOS晶體管級(jí)設(shè)計(jì)出本文提出的基于鎖存器存儲(chǔ)的電路和對(duì)應(yīng)的傳統(tǒng)的基于寄存器翻轉(zhuǎn)的流水?dāng)?shù)據(jù)結(jié)構(gòu)SHA256標(biāo)準(zhǔn)電路。在相同的激勵(lì)情況下，功耗仿真結(jié)果如圖10所示。

    其中I0波形為傳統(tǒng)流水結(jié)構(gòu)的電流波形，I1波形為本文提出的電路結(jié)構(gòu)的電流波形。因?yàn)楹罄m(xù)的電路結(jié)構(gòu)與前四級(jí)一致，所以比較前四級(jí)功耗和面積即可。經(jīng)計(jì)算，本文提出的電路結(jié)構(gòu)四級(jí)運(yùn)算的總電流I=1.308 mA，相同激勵(lì)條件下，正常流水結(jié)構(gòu)電路四級(jí)運(yùn)算的總電流I=1.804 mA。

    比較可知，在相同的激勵(lì)下，本方案降低功耗約為27.5%。同時(shí)從圖10可以看出，本方案對(duì)應(yīng)的最大瞬態(tài)功耗也遠(yuǎn)小于基于寄存器翻轉(zhuǎn)的流水結(jié)構(gòu)。在成本方面，本存儲(chǔ)方案四級(jí)電路共需晶體管488個(gè)，而正常流水結(jié)構(gòu)電路四級(jí)共需晶體管960個(gè)。比較可知，在相同的功能情況下，可近似認(rèn)為本存儲(chǔ)方案優(yōu)化面積約49.2%。

    因此，通過(guò)ModelSim仿真和Cadence仿真驗(yàn)證了本存儲(chǔ)方案的可行性和優(yōu)化效果。本文提出的基于鎖存器存儲(chǔ)的電路結(jié)構(gòu)優(yōu)于現(xiàn)有的基于寄存器翻轉(zhuǎn)的SHA256流水電路結(jié)構(gòu)，具有功耗低、面積小的優(yōu)勢(shì)。

5 結(jié)論

    本文提出了一種新型的適用于全流水結(jié)構(gòu)的SHA256數(shù)據(jù)迭代方案。根據(jù)標(biāo)準(zhǔn)全流水結(jié)構(gòu)SHA256系列電路數(shù)據(jù)傳輸特點(diǎn)，只存儲(chǔ)每一級(jí)產(chǎn)生的A和E，在每4輪迭代之后，所存儲(chǔ)的A和E數(shù)據(jù)被擦除并更新。如此，每級(jí)流水只需要采用latch存儲(chǔ)A和E，而其他所需數(shù)據(jù)則通過(guò)MUX來(lái)選擇前1～4級(jí)所存儲(chǔ)的數(shù)據(jù)，不涉及寄存器的翻轉(zhuǎn)。存儲(chǔ)方案新增硬件主要來(lái)自于MUX。但相較于正常流水結(jié)構(gòu)，MUX的結(jié)構(gòu)簡(jiǎn)單，并且存儲(chǔ)電路也比寄存器結(jié)構(gòu)簡(jiǎn)單，進(jìn)而減少了硬件開(kāi)銷(xiāo)和動(dòng)態(tài)功耗。基于28 nm標(biāo)準(zhǔn)CMOS工藝的仿真結(jié)果顯示，采用存儲(chǔ)方案實(shí)現(xiàn)SHA256的流水結(jié)構(gòu)電路后，對(duì)應(yīng)的功耗優(yōu)化比例約為27.5%，面積優(yōu)化比例約為49.2%。

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作者信息:

陳鎮(zhèn)江1，張  寅1，張志文1，盧  仕1，劉玖陽(yáng)2，萬(wàn)美琳1，戴  葵2

(1.湖北大學(xué) 物理與電子科學(xué)學(xué)院，湖北 武漢430060；2.華中科技大學(xué) 光學(xué)與電子信息學(xué)院，湖北 武漢430062)