現(xiàn)在堆疊芯片的方法得到了更多的關(guān)注，但支持堆疊芯片的設(shè)計流程似乎還不是很成熟。
先進封裝技術(shù)被看作是摩爾定律的一種替代品，或者是一種增強它的方法。但是，在證明這些器件能夠以足夠的產(chǎn)量生產(chǎn)與先進封裝對設(shè)計和驗證流程的要求之間還存在著很大的差距。
并非所有的先級封裝都對工具和方法有相同的要求。2.5D封裝與單片3D集成電路的封裝要求大不相同。其他還有小晶片、各種類型的扇出和扇入、系統(tǒng)級封裝，以及層疊封裝（PoP）和引線鍵合的方法。根據(jù)封裝類型的不同，可能需要混合使用印刷電路板和集成電路設(shè)計技術(shù)和工具。但無論使用哪種封裝，正規(guī)的驗證方法必不可缺。
那么，我們來談?wù)勗撔袠I(yè)應(yīng)該在哪里做調(diào)整，或添加必要的工具及流程，以使該技術(shù)可用于更廣泛的行業(yè)呢？
市場領(lǐng)導(dǎo)者的特征總是第一個轉(zhuǎn)向最新的節(jié)點，因為這為他們提供了保持競爭優(yōu)勢所需的擴展性、能力和性能優(yōu)勢。“對于大多數(shù)人來說，整體式規(guī)模擴張即將結(jié)束，”西門子Mentor產(chǎn)品營銷經(jīng)理Keith Felton表示。“7納米是非常昂貴的，必須生產(chǎn)數(shù)百萬個晶圓才能覆蓋NRE費用。當設(shè)計一個大的芯片時，最好的方法是把設(shè)計分成更小的模塊，在那里你可以為芯片的那部分使用適當?shù)墓?jié)點或技術(shù)，然后把它集成到硅中介層上。你可在短時間內(nèi)得到便宜得多的東西，這樣可以更快地上市。如果你想做一個更新的產(chǎn)品，你只需更換一兩個芯片就可以得到，而不需要重新設(shè)計一個全新的SOC。”
雖然這其中有一些可能是對未來的預(yù)測，但這正是推動該行業(yè)發(fā)展的主要因素。
“我們現(xiàn)在有一些選擇，雖然目前成本還相當高，但有很多優(yōu)勢，”Cadence IC封裝產(chǎn)品總監(jiān)John Park說。“在過去的幾年里，我們已經(jīng)從一個小的印刷電路板過渡到看起來很像一個大規(guī)模的集成電路。”
Park列舉了行業(yè)從引線框架到球網(wǎng)格陣列（BGA），再到2.5D和3D技術(shù)的發(fā)展道路（圖1）。
▲ 封裝技術(shù)的發(fā)展和開發(fā)流程 (來源：Cadence)
使用2.5D，您可以從板上移動存儲，并使用硅中介層將其集成到處理器旁邊，這可以通過縮短距離和擴大數(shù)據(jù)管道來減少延遲。“您使用什么工具來實現(xiàn)中介層？“Park問。“布線和布線后都使用什么工具？怎么tape out（交付制造）？它需要用一種集成電路的格式交付制造。從歷史上看，封裝是以印刷電路板格式（如Gerber或IPC2581）tape out的。
這將對工具產(chǎn)生很大的影響。“你需要一種類似PCB（印刷電路板）的技術(shù)來布線，因為在交互式和手動布線方面，它們比傳統(tǒng)的IC工具要先進一些，后者往往是批處理應(yīng)用程序，”他指出。“但我也需要一些集成電路技術(shù)。我需要創(chuàng)建光罩層和GDS，因為它們將使用IC設(shè)計工藝來制造。一旦我們進入三維集成電路，它從設(shè)計規(guī)劃到驗證測試確認（signoff），包括時間分析，這是一個純粹的集成電路工藝。另外，您還需要多芯片的LVS檢查。封裝設(shè)計師從一個電路板設(shè)計師變成了一個芯片設(shè)計師。它還擴展到生態(tài)系統(tǒng)中，每一個新的封裝變種都需要一個流程參照和相關(guān)的PDK（Process Design Kit）。”
這不僅僅是變換工具，風格隨著工具的變化也在變化。“我想知道在驗證組件的封裝設(shè)計時，有多少剛性或形式性，”Mentor的技術(shù)營銷工程師JohnFerguson說。“過去有一個粗略的設(shè)計規(guī)則手冊，如果你遵循它的規(guī)則，你就可以制造出來。用戶可以通過肉眼觀察來了解這一點，大多數(shù)人都不太關(guān)注。現(xiàn)在我們談?wù)摰氖菐资f、或數(shù)百萬個管腳，想通過觀察的方法來檢查它們是萬萬不可能的。”
美國國防部高級研究計劃局（DARPA）推出了一項名為“CHIPS”的計劃，這項計劃推出了一個小晶片（chipelets）的概念。“過去，所有IP都在同一個節(jié)點上，”Park解釋說。“現(xiàn)在，您將以一種與節(jié)點無關(guān)的方式將其分解并重新構(gòu)建。SERDES可以是28納米，內(nèi)存可以是32納米，視頻芯片可以是7納米，等等，我具有這種靈活性。但比這些要復(fù)雜多的是，因為芯片是物理上實現(xiàn)的第三方IP版本。”在流程方面需要在物理和協(xié)議級別上進行一些額外的工作。
抽象建模和模型
整個封裝需要作為一個單芯片來處理嗎？
“我們現(xiàn)在已經(jīng)面臨一個挑戰(zhàn)，要對1億個門電路的設(shè)計進行分析和驗證。”Synopsys的三維IC布局和驗證應(yīng)用工程師Frank Malloy說。“現(xiàn)在你在上面再堆1億個門電路，如果你試圖把它當作一個巨大的設(shè)計，你的存儲器使用和運行時間將失控。我們需要用抽象建模的方式來概括某些設(shè)計，并減少對存儲存和運行時間的影響。”
但還有一些其他關(guān)鍵信息，必須在各部分之間共享。“在當今復(fù)雜的設(shè)計中，IR壓降分析至關(guān)重要。”Malloy伊說。“現(xiàn)在，當一個大的芯片上有另一個芯片時，你必須計算出它的IR壓降，它必須通過下芯片將電源和接地通過封裝輸送到上芯片。上芯片的IR壓降將會受到下芯片IR壓降的影響，因此我們必須進行多芯片IR壓降分析。”
在一個設(shè)計環(huán)境下將這些部分組合在一起是具有挑戰(zhàn)性的，或者說也是降低復(fù)雜性的一種方式。
“對于試圖將多個芯片集成到一個系統(tǒng)中并試圖處理此類相互影響的任何人來說，基于模型的接口都是一個很好的解決方案，”Ansys模擬和混合信號解決方案高級產(chǎn)品經(jīng)理Karthik Srinivasan說。“IR壓降可以以提取的方式進行，但是對于組裝系統(tǒng)并擁有一個真正的3D IC的人來說，其中一個芯片與凸塊接口，另一個芯片通過凸塊連接，他們需要知道芯片上的負載，以便進行真正的IR壓降分析，您需要一個并行仿真處理。”
如今，這些抽象的概念并不標準。“今天確實存在一些必要的抽象概念，但每個供應(yīng)商都有自己的特點和做事方式，”Ferguson指出。“在代工廠和用戶之間，隨著時間的推移，它們將結(jié)合在一起，我們將實行相同的設(shè)計慣例。”
最終，標準機構(gòu)將參與其中。“有一些標準機構(gòu)，如SI2，正試圖對其中一些抽象概念提出一個無IP的定義，”Felton解釋說。“然而，現(xiàn)在有很多格式，它們可能不是很理想的，但從LEF/DEF文件、GDS文件、逗號分隔值電子表格、AIF文件到BGA.txt文件，無所不包。你必須在早期要仔細，不要太拘束。這可能會迫使用戶進入特定的使用模型。我們看到客戶在處理同一問題的方式上非常多樣化，他們使用不同形式的數(shù)據(jù)。他們想要的是一個盡可能開放的解決方案，這樣他們就不會被迫進入限制性的數(shù)據(jù)流程。”
接口
在小晶片（chiplets）概念成為現(xiàn)實之前，需要制定標準接口。“高帶寬內(nèi)存（HBM）是一個早期的例子，”Park說。“這有點簡單，因為它只是一個針對特定應(yīng)用的內(nèi)存接口。小晶片接口必須更通用。”
DARPA的CHIPS項目正在解決這個問題。他們選擇了先進的接口總線（AIB）作為一個物理層接口，由英特爾開發(fā)，用于在其嵌入式多芯片互連橋（EMIB）中進行芯片到芯片的連接。英特爾通過DARPA計劃使AIB成為可用的、免版稅的總線標準。其他公司正在開發(fā)運行在此接口之上的輕量級協(xié)議。
但可能需要多個專用接口。“HBM是一個高度并行化的接口，在這里你可以移動大量的數(shù)據(jù)，而不需要借助高速的IOs，”Felton解釋說。“它給你的吞吐量幾乎沒有功耗，因此減少了熱問題。有PAM4，外面有很多協(xié)議接口支持。根據(jù)芯片類型及其功能，小晶片將根據(jù)所需性能支持一個或多個標準接口。”
工具與流程
今天，封裝必須進行設(shè)計，并且可能需要進行分段設(shè)計。布線可能涉及到多個芯片。并且設(shè)計分析必須考慮到封裝中的所有東西以及更多內(nèi)容。
“幾年前，一個封裝工程師花90%的時間來完成這項工作，”Park說。“其中包括諸如設(shè)計布線、創(chuàng)建電源網(wǎng)絡(luò)和進行電氣特性描述等任務(wù)。如果你今天問同一個人，他們的那部分工作還不到50%。他們早期花費在與芯片團隊合作尋找路徑上。他們正試圖根據(jù)成本、性能、物理特性和功耗，找出適合該芯片的最佳封裝技術(shù)。”
這在多個層次上變得復(fù)雜起來。“你可以有六個小晶片，你可能有不同類型的存儲器，不管是堆疊的還是并排的，你可能正在尋找使用一個中介層或嵌入式連接器橋，”Felton補充說。“您要處理多層的基板集成，并排、堆疊、嵌入，您需要一個環(huán)境，在該環(huán)境中，您可以快速評估這些不同的場景，以了解它們?yōu)槟峁┑目傮w目標。”
但是，設(shè)計流程是主要影響的地方。“我們已經(jīng)修改了鏈中的每個工具，從實現(xiàn)到驗證，其中包括物理設(shè)計、靜態(tài)定時分析、寄生提取、DRC（設(shè)計規(guī)則檢查）和LVS，”Malloy說。“這些工具中的每一個都經(jīng)過了升級以支持3D設(shè)計。今天大多數(shù)設(shè)計都是單獨完成的，但是在流程的某個階段，您將它們組合在一起。然后我們需要檢查這兩個芯片并查看它們之間的優(yōu)化情況。我們應(yīng)該把凸點移到哪里，以便在兩個芯片中獲得最短的導(dǎo)線長度？我們應(yīng)該在哪里移動凸點或門電路，以便通過它們獲得最快的時序？我們最近升級了提取和分析功能，以便能夠同時檢查兩個芯片，并查看可能在兩個芯片之間的導(dǎo)線上發(fā)生的電容耦合現(xiàn)象。現(xiàn)在，這些具有“混合鍵合”的芯片非常緊密，因此兩個芯片最上面的金屬層可以相互作用，并且在兩個完全不同的設(shè)計之間具有電容耦合作用。”
還有很多工作要做。“你不再只有二維空間，你現(xiàn)在有了三維空間，”Park說。“理論上，你可以有20多個金屬布線層，因為你有兩個芯片面對面。如果我在同一個芯片上相鄰放置兩個模塊，但由于其他限制它們相距太遠，我可以將一個模塊移到上面的芯片上。它的物理性能如何，熱性能如何，電性能如何？布線成為一個三維問題。如果底層芯片上的布線資源用完，即使您試圖連接底層芯片上的兩個器件，也有可能通過最上層芯片通孔，然后再通過朝下的通孔找到布線資源。在兩個三維堆疊的芯片之間做時序收斂也是必要的。”
結(jié)論
現(xiàn)在為先級封裝設(shè)計更換工具的工作才剛剛開始。雖然EDA公司不能停止投資于跟蹤最新的實現(xiàn)節(jié)點，他們也必須大量投資于新封裝技術(shù)的設(shè)計流程。與只影響后端工具的最新節(jié)點的更新不同，封裝設(shè)計將影響流程中的所有內(nèi)容，并為全新的設(shè)計工具添加一些具體的需求。
他們需要多長時間才能把這些工作做好？“過去，公司一直在收集數(shù)據(jù)，但近期內(nèi)并沒有真正計劃做任何事情，”Ferguson說。“今天，雖然它還在試驗中，但它不再只是踢踢輪胎。他們已經(jīng)決定買一輛新車，并正努力決定到底該買哪輛車開回家。”