FPGA常見的警告以及處理方法
1.Found clock-sensitive change during active clock edge at timeon register ""
原因： vector source file中時鐘敏感信號（如：數據，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導致結果不正確。
措施：編輯vector source file
2.Verilog HDLassignment warning at : truncated value with size to match size of target (
原因 : 在 HDL設計中對目標的位數進行了設定 , 如:reg[4:0]a; 而默認為32 位, 將位數裁定到合適的大小
措施 : 如果結果正確, 無須加以修正 , 如果不想看到這個警告 , 可以改變設定的位數
3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因 : 經過綜合器優化后，輸出端口已經不起作用了
4.Following 9 pins have nothing,GND, or VCCdriving datain port -- changes to this connectivity may change fitting results
原因 : 第 9 腳，空或接地或接上了電源
措施 : 有時候定義了輸出端口，但輸出端直接賦‘0’，便會被接地，賦‘1’接電源。如果你的設計中這些端口就是這樣用的，那便可以不理會這些warning
5.Found pins functioning as undefined clocks and/or memory enables
原因 : 是你作為時鐘的PIN 沒有約束信息。可以對相應的PIN 做一下設定就行了。主要是指你的某些管腳在電路當中起到了時鐘管腳的作用，比如flip-flop的clk管腳，而此管腳沒有時鐘約束，因此uartusII把“clk ”作為未定義的時鐘。
措施 : 如果clk不是時鐘，可以加“not clock”的約束；如果是，可以在clock setting
當中加入；在某些對時鐘要求不很高的情況下，可以忽略此警告或在這里修改:Assignments>Timing analysis settings...>Individual clocks...>...
注 意 在 Applies to node 中只用選擇時鐘引腳一項即可， required fmax 一般比所要求頻率高 5%即可，無須太緊或太松。
6.Timing characteristics of device EPM570T144C5 are preliminary
原因 : 因為 MAXII 是比較新的元件在 QuartusII中的時序並不是正式版的, 要 等 Service Pack
措施 : 只影響 Quartus 的 Waveform
7.Warning:Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施 : 將 setting 中 的 timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency 中 的 on 改 成 OFF
8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因 : 違反了steup/hold時間，應該是后仿真，看看波形設置是否和時鐘沿符合steup/hold
時間
措施 : 在中間加個寄存器可能可以解決問題
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因 : 時鐘抖動大于數據延時, 當時鐘很快，而 if 等類的層次過多就會出現這種問題, 但這個問題多是在器件的最高頻率中才會出現
措施：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改 到 50MHZ
10.Design contains input pin(s) that do not drive logic
原因 : 輸入引腳沒有驅動邏輯( 驅動其他引腳）, 所有的輸入引腳需要有輸入邏輯措施 : 如果這種情況是故意的, 無須理會, 如果非故意 , 輸入邏輯驅動.
11.Warning ：Found clock high time violation at 8.9ns on node 'TEST3.CLK'
原因： FF 中輸入的PLS 的保持時間過短措施：在FF 中設置較高的時鐘頻率
12.Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因 : 如果你用的CPLD只有一組全局時鐘時，用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理， 不能保證低的時鐘歪斜(SKEW)。會造成在這個時鐘上工作的時序電路不可靠，甚至每次布線產生的問題都不一樣。
措施 : 如果用有兩組以上全局時鐘的 FPGA 芯片，可以把第二個全局時鐘作為另一個時鐘用，可以解決這個問題。
13.CriticalWarning:Timing requirements were not met. See Report window for details.
原因：時序要求未滿足，
措施：雙擊 Compilation Report-->Time Analyzer-->紅色部分（如clock setup:'clk'等）
--> 左鍵單擊list path,查看fmax的SLACK REPORT再根據提示解決, 有可能是程序的算法問題或 fmax 設置問題
14.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因：這個時因為你的波形仿真文件（vector source file ）中并沒有把所有的輸入信號
(input pin)加進去，對于每一個輸入都需要有激勵源的
15.Can't achieve minimum setup and hold requirement along path(s). See Report window for details.
原因：時序分析發現一定數量的路徑違背了最小的建立和保持時間，與時鐘歪斜有關 , 一般是由于多時鐘引起的
措施：利用Compilation Report-->Time Analyzer-->紅色部分（如clock hold:'clk' 等），在 slack 中觀察是 hold time 為負值還是setup time 為負值，然后在Assignment-->Assignment Editor-->To中增加時鐘名(from node finder)，Assignment Name中增加和多時鐘有關的Multicycle和 Multicycle Hold 選項，如hold time 為負，可使 Multicycle hold的值 >multicycle,如設為 2 和 1。
16: Can't analyze file -- file E://quartusii/*/*.v is missing
原因：試圖編譯一個不存在的文件，該文件可能被改名或者刪除了措施：不管他，沒什么影響
17.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因：因為你的波形仿真文件（vector source file ）中并沒有把所有的輸入信號 (inputpin) 加進去，對于每一個輸入都需要有激勵源的
18.Error:Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
原因：模塊的名字和project的名字重名了措施：把兩個名字之一改一下，一般改模塊的名字
19.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project,but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因：模塊不是在本項目生成的，而是直接copy了別的項目的原理圖和源程序而生成的， 而不是用QUARTUS將文件添加進本項目
措施：無須理會，不影響使用
20.Timing characteristics of device are preliminary
原因：目前版本的 QuartusII只對該器件提供初步的時序特征分析
措施： 如果堅持用目前的器件，無須理會該警告。關于進一步的時序特征分析會在后續版本的Quartus得到完善。
21.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因：用analyze_latches_as_synchronous_elements setting可 以 讓 Quaruts II 來分析同步鎖存，但目前的器件不支持這個特性
措施： 無須理會。 時序分析可能將鎖存器分析成回路。但并不一定分析正確。其后果可能會導致顯示提醒用戶：改變設計來消除鎖存器 , 但實際其實無關緊要
22.Warning:Found xx output pins without output pin load capacitance assignment
原因：沒有給輸出管教指定負載電容
解決方法：該功能用于估算TCO和功耗，可以不理會，也可以在Assignment Editor 中為相應的輸出管腳指定負載電容，以消除警告
QuartusII FPGA錯誤集錦
1)QuartusII對代碼進行時序仿真時出現 Error: Can't continue timing simulation because delay annotation information for design is missing.
原因： 如果只需要進行功能仿真，不全編譯也是可以進行下去的， 但時序仿真就必須進行全編譯（即工具欄上的紫色實心三角符號那項）。
全仿真包括四個模塊：綜合器（ Synthesis ）、電路裝配器（Fitter）、組裝器（ Assember）和時序分析器（ Timing Analyzer ），任務窗格中會有成功標志（對號）。
2)在下載運行的時候，出現下面的錯誤：
Warning: The JTAGcable you are using is not supported for Nios II systems.
You may experience intermittent JTAG communicationfailures with this cable. Please use a USB Blaster revision B.
在運行之前已經將.sof文件下載到開發板上面了，但是依然出現上面的問題。
解決：在配置的時候，在run 之后，進行配置，選擇target connection，在最后一項： NIOS II Terminal Communication Device中，要選擇 none（不要是Jtag_uart）如果采用USB Blaster ，可以選擇Jtag_uart 。
之后再 run 就 ok 了！
3）Error: Can't compile duplicate declarations of entity "count3" into library "work"
此錯誤一般是原理圖文件的名字和圖中一個器件的名字重復所致，所以更改原理圖文件的名字保存即可。
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1.Found clock-sensitive change during active clock edge at time on register ""
原因:vector source file 中時鐘敏感信號 ( 如: 數據, 允許端 , 清零, 同步加載等 ) 在時鐘的邊緣同時變化. 而時鐘敏感信號是不能在時鐘邊沿變化的 . 其后果為導致結果不正確 .
措施: 編輯 vector source file
2.Verilog HDL assignment warning at : truncated with size
< number> to match size of target (
原因: 在 HDL設計中對目標的位數進行了設定, 如:reg[4:0] a;而默認為 32 位,
將位數裁定到合適的大小
措施: 如果結果正確 , 無須加以修正 , 如果不想看到這個警告 , 可以改變設定的位數
3.All reachable assignments to data_out(10) assign '0', register removed by optimization
原因: 經過綜合器優化后 , 輸出端口已經不起作用了
4.Following 9 pins have nothing,GND,or VCCdriving datain port--changes to this connectivity may change fitting results
原因: 有 9 個腳為空或接地或接上了電源
措施: 有時候定義了輸出端口, 但輸出端直接賦‘ 0’, 便會被接地 , 賦‘ 1’接電源. 如果你的設計中這些端口就是這樣用的 , 那便可以不理會這些 warning
5.Found pins functioning as undefined clocks and/or memory enables
原因: 是你作為時鐘的PIN 沒有約束信息 . 可以對相應的PIN 做一下設定就行了. 主要是指你的某些管腳在電路當中起到了時鐘管腳的作用 , 比如 flip-flop 的clk管腳, 而此管腳沒有時鐘約束, 因此 QuartusII把“ clk ”作為未定義的時鐘.
措施: 如果 clk不是時鐘 , 可以加“ not clock”的約束 ; 如果是 , 可以在 clock
setting當中加入 ; 在某些對時鐘要求不很高的情況下, 可以忽略此警告或在這里修改 :Assignments>Timing analysis settings...>Individual
clocks...>...
6.Timing characteristics of device EPM570T144C5 are preliminary
原因: 因為 MAXII 是比較新的元件在QuartusII中的時序并不是正式版的, 要等 Service Pack
措施: 只影響 Quartus的 Waveform
7.Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled
措施: 將 setting中 的 timing Requirements&Option-->More Timing
Setting-->setting-->Enable Clock Latency中 的 on 改 成 OFF
8.Found clock high time violation at 14.8 ns on register "|counter|lpm_counter:count1_rtl_0|dffs[11]"
原因: 違反了 steup/hold時間, 應該是后仿真 , 看看波形設置是否和時鐘沿符合
steup/hold 時間
措施: 在中間加個寄存器可能可以解決問題
9.warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay
原因: 時鐘抖動大于數據延時 , 當時鐘很快 , 而 if 等類的層次過多就會出現這種
問題, 但這個問題多是在器件的最高頻率中才會出現
措施:setting-->timing Requirements&Options-->Default required fmax改小一些 , 如改到 50MHZ
10.Design contains input pin(s) that do not drive logic
原因: 輸入引腳沒有驅動邏輯( 驅動其他引腳 ), 所有的輸入引腳需要有輸入邏輯措施: 如果這種情況是故意的, 無須理會 , 如果非故意 , 輸入邏輯驅動 .
11.Warning:Found clock high time violationat 8.9ns on node 'TEST3.CLK'
原因:FF 中輸入的PLS的保持時間過短措施: 在 FF 中設置較高的時鐘頻率
12.Warning:Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因: 如果你用的 CPLD 只有一組全局時鐘時, 用全局時鐘分頻產生的另一個時鐘在布線中當作信號處理 , 不能保證低的時鐘歪斜(SKEW).會造成在這個時鐘上工作的時序電路不可靠, 甚至每次布線產生的問題都不一樣 .
措施: 如果用有兩組以上全局時鐘的 FPGA 芯片, 可以把第二個全局時鐘作為另一個時鐘用 , 可以解決這個問題 .
13.Critical Warning:Timing requirements were not met.See Report window for details.
原因: 時序要求未滿足 ,
措施: 雙擊 Compilation Report-->Time Analyzer-->紅色部分 ( 如 clock setup:'clk' 等)--> 左鍵單擊 list path,查看 fmax 的 SLACK REPOR再T根據提示解決 , 有可能是程序的算法問題
14.Can't achieve minimumsetup and hold requirement along path(s). See Report window for details.
原因: 時序分析發現一定數量的路徑違背了最小的建立和保持時間, 與時鐘歪斜有關, 一般是由于多時鐘引起的
措施: 利用 Compilation Report-->Time Analyzer-->紅色部分 ( 如 clock
hold:'clk' 等 ), 在 slack中觀察是 hold time為負值還是setup time 為負值 ,
然后在 :Assignment-->Assignment Editor-->To中 增 加 時 鐘 名 (from node finder),Assignment Name 中增加和多時鐘有關的 Multicycle 和 Multicycle Hold選項, 如 hold time 為負, 可使 Multicycle hold的 值>multicycle, 如設為 2 和 1.
15: Can't analyze file -- file E://quartusii/*/*.v is missing
原因: 試圖編譯一個不存在的文件, 該文件可能被改名或者刪除了措施: 不管他 , 沒什么影響
16.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因: 因為你的波形仿真文件( vector source file ) 中并沒有把所有的輸入信號(input pin)加進去 , 對于每一個輸入都需要有激勵源的
17.Error: Can't name logic scfifo0 of instance "inst" -- has same name as current design file
原因: 模塊的名字和project 的名字重名了
措施: 把兩個名字之一改一下, 一般改模塊的名字
18.Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project,but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0
原因: 模塊不是在本項目生成的, 而是直接 copy 了別的項目的原理圖和源程序
而生成的 , 而不是用 QUARTU將S 文件添加進本項目
措施: 無須理會 , 不影響使用
19.Timing characteristics of device are preliminary
原因: 目前版本的 QuartusII 只對該器件提供初步的時序特征分析
措施: 如果堅持用目前的器件, 無須理會該警告 . 關于進一步的時序特征分析會在后續版本的 Quartus 得到完善 .
20.Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family
原因: 用 analyze_latches_as_synchronous_elements setting 可以讓 Quaruts II 來分析同步鎖存 , 但目前的器件不支持這個特性
措施: 無須理會 . 時序分析可能將鎖存器分析成回路. 但并不一定分析正確. 其后果可能會導致顯示提醒用戶: 改變設計來消除鎖存器
21.Warning:Found xx output pins without output pin load capacitance assignment
原因: 沒有給輸出管教指定負載電容
措施: 該功能用于估算TCO和功耗 , 可以不理會 , 也可以在Assignment Editor 中為相應的輸出管腳指定負載電容, 以消除警告
22.Warning:Found 6 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew
原因: 使用了行波時鐘或門控時鐘, 把觸發器的輸出當時鐘用就會報行波時鐘,
將組合邏輯的輸出當時鐘用就會報門控時鐘
措施: 不要把觸發器的輸出當時鐘 , 不要將組合邏輯的輸出當時鐘, 如果本身如此設計 , 則無須理會該警告
23.Warning (10268): Verilog HDL information at lcd7106.v(63): Always Construct contains both blocking and non-blocking assignments
原因: 一個 always 模塊中同時有阻塞和非阻塞的賦值
24.Warning: Can't find signal in vector source file for input pin |whole|clk10m
原因：這個時因為你的波形仿真文件（vector source file）中并沒有把所有的輸入信號 (input pin)加進去，對于每一個輸入都需要有激勵源的
25 Warning:Output pins are stuck at VCC or GND
如果正是希望某些輸出被固定置高電平或低電平或者無所謂，就不用管它，否則請檢查代碼。這樣的輸出其實沒有什么意義 .
26.Warning (10208): honored full_case synthesis attribute-differences between design synthesis and simulation may occur 。
/* synopsys full_case */; D2g/ w&N6 S*p6 T; W!C/`8 M
意思就是： , } #Q #_) p) U' @, ] / ~; b
告訴合成軟件你的 case 幾 乎 是 full case ，你（ designer）可以保證沒有列出的case
分支是永遠也不會發生的。8r0 a! o- T! h8l+ O.{
目的：告訴合成軟體不用去考慮沒有列出的case 分支，便于化簡。
限制：當然只有synopsys 的合成軟體可以看懂了！所以不建議用, 最好還是用default 。
缺點：前后仿真不一致，綜合的結果和期望的不一致。
27：Warning: No exact pin location assignment(s) for 16 pins of 16 total pins
定義的管腳沒有和外部的管腳連接.
28： Warning: Ignored locations or region assignments to the following nodes
Warning: Node "78ledcom[4]" is assigned to location or region,but does not exist in design
設計中沒提到"78ledcom[4]"，而分配了管腳給它。
說明：有時候運行了TCL腳本文件后需要修改，修改后有一些先前分配的管腳不需要了，如果沒有delete ，則會出現此提示。
解決辦法：assignments->pins，把不用的管腳刪除即可（TCL腳本文件里的多余管腳分配語句最好也一起 delete ）。
PS: 到此為止，有錯誤或警告時按 F1 查看幫組即可。
Quartus 常見警告和錯誤
1. Warning:VHDLProcess Statement warning at random.vhd(18): signal reset is in
statement, but is not in sensitivity list
---- 沒把 singal放到 process （）中
2. Warning: Found pins ing as undefined clocks and/or memory enables Info: Assuming node CLK is an undefined clock
-=-----可能是說設計中產生的觸發器沒有使能端
3. Error:VHDLInterface Declaration error in clk_gen.vhd(29): interface object
"clk_scan" of mode out cannot be read. Change object mode to buffer or inout.
------信號類型設置不對，out 當作 buffer來定義
4. Error:Nodeinstance "clk_gen1" instantiates undefined entity "clk_gen"
-------引用的例化元件未定義實體－－entity "clk_gen"
5. Warning: Found 2 node(s) in clock paths which may be acting as ripple and/or
gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew Info: Detected ripple clock "clk_gen:clk_gen1|clk_incr" as buffer Info: Detected ripple clock "clk_gen:clk_gen1|clk_scan" as buffer
6. Warning: VHDL Process Statement warning at ledmux.vhd(15): signal or variable
"dataout" may not be assigned a new in every possible path through the Process
Statement.Signal or variable "dataout" holds its previous in every path with no
new assignment, which may create a combinational loop in the current design.
7. Warning:VHDLProcess Statement warning at divider_10.vhd(17):signal "cnt" is
read inside the Process Statement but isn't in the Process Statement's sensivitity list
-----缺少敏感信號
8. Warning: No clock transition on "counter_bcd7:counter_counter_clk|q_sig[3]" register
9. Warning:Reducedregister "counter_bcd7:counter_counter_clk|q_sig[3]" with
stuck clock port to stuck GND
10. Warning:Circuit may not operate.Detected.1 non-operational path(s) clocked
by clock "class[1]" with clock skew larger than data delay. See Compilation
Report for details.
11. Warning:Circuit may not operate.Detected 1 non-operational path(s) clocked
by clock "sign" with clock skew larger than data delay. See Compilation Report
for details.
12. Error: VHDLerror at counter_clk.vhd(90): actual port "class"of mode "in"
cannot be associated with formal port "class" of mode "out"
------兩者不能連接起來
13. Warning:Ignored node in vector source file.Can't find corresponding node
name "class_sig[2]" in design.
------沒有編寫testbench文件，或者沒有編輯輸入變量的值testbench 里是元件申明和映射
14. Error: VHDLBinding Indication error at freqdetect_top.vhd(19): port "class"
in design entity does not have std_logic_vector type that is specified for the
same generic in the associated component
---在相關的元件里沒有當前文件所定義的類型
15. Error: VHDL error at tongbu.vhd(16): can't infer register for signal "gate"
because signal does not hold its outside clock edge
16. Warning: Found clock high time violation at 1000.0 ns on register "|fcounter|lpm_counter:temp_rtl_0|dffs[4]"
17. Warning: Compiler packed, optimized or synthesized away node "temp[19]".
Ignored vector source file node.
---"temp[19]"被優化掉了
18. Warning:Reduced register "gate~reg0" with stuck data_in port to stuck GND
19. Warning: Design contains 2 input pin(s) that do not drive logic Warning: No output dependent on input pin "clk"
Warning: No output dependent on input pin "sign"
------輸出信號與輸入信號無關，
20. Warning: Found clock high time violation at 16625.0 ns on register "|impulcomp|gate1"
21. Error:VHDLerror at impulcomp.vhd(19):can't implement clock enable condition specified using binary operator "or"
22. Error: VHDLAssociation List error at period_counter.vhd(38): actual parameter assigned to formal parameter "alarm", but formal parameter is not declared
------- 連接表錯誤， 形參"alarm"賦值給實參，形參沒定義，可能是形參與實參的位置顛倒了，規定形參在實參之前。
23. Error: Ignored construct behavier at period_counter.vhd(15) because of
previous errors
－－－－－－－－因為前一個錯誤而導致的錯誤
24. Error: VHDL error at period_counter.vhd(38): type of identifier "alarm" does
not agree with its usage as std_logic type
－－－－－－－－"alarm" 的定義類型與使用的類型不一致
25Error: VHDL error at shift_reg.vhd(24): can't synthesize logic for statement
with conditions that test for the edges of multiple clocks
-------同一進程中含有兩個或多個 if(edge)條件，（一個進程中之能有一個時鐘沿）
26. Error: Can't resolve multiple constant drivers for net "datain_reg[22]" at
shift_reg.vhd(19)
27. can't infer register for signal "num[0]" because signal does not hold its
outside clock edge
28. Error: Can't elaborate top-level user hierarchy
29. Error: Can't resolve multiple constant drivers for net "cs_in" at led_key.vhd(32) ----------有兩個以上賦值語句，不能確定“cs_in ”的值
30. Warning: Ignored node in vector source file.Can't find corresponding node
name "over" in design.
--------------- 在源文件中找不到對應的節點“over ”。
31. Error: Can't access JTAG chain
無法找到下載鏈
32. Info: Assuming node "clk" is an undefined clock