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基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)

2017年電子技術(shù)應(yīng)用第12期

向梓豪，陸安江

貴州大學(xué) 大數(shù)據(jù)與信息工程學(xué)院，貴州貴陽(yáng)550025

摘要： 通過(guò)SOPC進(jìn)行視頻信號(hào)處理是目前研究的熱點(diǎn)。針對(duì)此類(lèi)系統(tǒng)的顯示模塊，提出一種基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)方案。首先對(duì)HDMI的驅(qū)動(dòng)時(shí)序進(jìn)行分析，設(shè)計(jì)驅(qū)動(dòng)信號(hào)生成電路，然后根據(jù)配置參數(shù)，將多路視頻進(jìn)行多級(jí)ALPHA混合，實(shí)現(xiàn)了通過(guò)HDMI輸出與顯示多路視頻，并且每路視頻的位置與透明度可設(shè)置。為保證視頻的實(shí)時(shí)性，對(duì)較為復(fù)雜的計(jì)算過(guò)程采用流水線設(shè)計(jì)方法提升速度。模塊以Verilog HDL的形式進(jìn)行編寫(xiě)，具有較強(qiáng)的通用性。

關(guān)鍵詞： FPGA 多模式顯示 HDMI ALPHA混合

中圖分類(lèi)號(hào)： TN79；TP391
文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.171683
中文引用格式： 向梓豪，陸安江. 基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)[J].電子技術(shù)應(yīng)用，2017，43(12)：48-51.
英文引用格式： Xiang Zihao，Lu Anjiang. Design of HDMI multi mode display module based on FPGA[J].Application of Electronic Technique，2017，43(12)：48-51.

Design of HDMI multi mode display module based on FPGA

Xiang Zihao，Lu Anjiang

College of Big Data and Information Engineering，Guizhou University，Guiyang 550025，China

Abstract： Using SOPC to process video signal is a hot research at present. As for the display module of the system, the paper puts forward a kind of design, which contains multi mode display module and is based on FPGA. First，it analyses the timing sequence of HDMI driver and designs driving signal to create circuits. Then, according to the configuration parameters, mixes the multi-channel video together in the form of multistage ALPHA mixing, to realize the output and display of the multi video by HDMI, meanwhile the position and transparency of every video can be set. To assure the real-time of the video, for the more complicated calculating process, it designs the assembly line way to promote the speed. The module is written in the form of Verilog HDL, which has strong versatility.

Key words : FPGA；multi mode display；HDMI；ALPHA mixing

0 引言

隨著社會(huì)信息化程度的不斷提高，人們對(duì)視頻處理的要求越來(lái)越高，視頻處理系統(tǒng)處理的數(shù)據(jù)量也越來(lái)越大。在嵌入式視頻處理系統(tǒng)中，目前主流的方案主要有3種：基于ARM、基于DSP和基于FPGA。其中FPGA不同于其他兩種芯片，它是一種半定制電路，擁有大量邏輯單元，通過(guò)配置這些邏輯單元，可以構(gòu)建相應(yīng)的電路以實(shí)現(xiàn)所需的功能。正因?yàn)槠渚哂谢谟布铀俚奶攸c(diǎn)，F(xiàn)PGA被廣泛應(yīng)用于高速視頻處理系統(tǒng)。對(duì)于這類(lèi)視頻處理系統(tǒng)，構(gòu)建可編程片上系統(tǒng)(System-on-a-Programmable-Chip，SOPC)是目前的主流方案。SOPC是一種片上系統(tǒng)，即在一塊芯片上實(shí)現(xiàn)整個(gè)系統(tǒng)的邏輯功能^[1]，且具有設(shè)計(jì)便捷、配置靈活、可在線調(diào)試、系統(tǒng)可復(fù)用等特點(diǎn)。在視頻處理系統(tǒng)的接口中，HDMI是最新的高清晰度多媒體接口^[2]，具有高帶寬、小體積、高智能、內(nèi)容保護(hù)等優(yōu)點(diǎn)，被廣泛應(yīng)用于高清顯示器、高清電視之中^[3]。

針對(duì)基于SOPC的視頻處理系統(tǒng)，本文提出一種基于FPGA的HDMI多模式顯示模塊設(shè)計(jì)方法，可為SOPC提供一種通用的HDMI多模式顯示組件，并可適用于多種HDMI發(fā)送器以及不同參數(shù)的視頻。通過(guò)該模塊，可以實(shí)現(xiàn)多路視頻的顯示，并可配置每路視頻的位置與透明度，為視頻處理系統(tǒng)實(shí)現(xiàn)多模式的顯示提供了解決方案。

1 總體方案設(shè)計(jì)

為了驅(qū)動(dòng)HDMI發(fā)送芯片，以及通過(guò)ALPHA混合實(shí)現(xiàn)多模式顯示，需要根據(jù)HDMI的工作時(shí)序設(shè)計(jì)相應(yīng)的驅(qū)動(dòng)電路，而且還需根據(jù)指定的坐標(biāo)信息與透明度參數(shù)，對(duì)各通道視頻的數(shù)據(jù)進(jìn)行多級(jí)ALPHA混合計(jì)算，最后將驅(qū)動(dòng)信號(hào)以及視頻數(shù)據(jù)輸出。根據(jù)以上功能需求，將整個(gè)模塊分為兩個(gè)分模塊，即HDMI驅(qū)動(dòng)模塊和ALPHA混合模塊。系統(tǒng)框圖如圖1所示。

在HDMI驅(qū)動(dòng)模塊中，根據(jù)HDMI接口的工作時(shí)序，設(shè)計(jì)兩個(gè)計(jì)數(shù)器分別對(duì)時(shí)鐘信號(hào)與行進(jìn)行計(jì)數(shù)，在相應(yīng)的時(shí)鐘周期生成行同步信號(hào)、場(chǎng)同步信號(hào)和數(shù)據(jù)總線使能信號(hào)^[4]。設(shè)計(jì)一個(gè)坐標(biāo)指示電路，通過(guò)兩個(gè)計(jì)數(shù)器對(duì)當(dāng)前輸出的有效視頻數(shù)據(jù)的行和列進(jìn)行計(jì)數(shù)，并輸出計(jì)數(shù)值，此計(jì)數(shù)值用于在相應(yīng)坐標(biāo)讀取視頻數(shù)據(jù)與ALPHA混合計(jì)算。

例化4個(gè)ALPHA混合模塊(數(shù)量可根據(jù)需求設(shè)定)，最多可以使4路視頻進(jìn)行多模式顯示。在ALPHA混合模塊中，根據(jù)坐標(biāo)指示電路生成的計(jì)數(shù)值，在指定的坐標(biāo)區(qū)域發(fā)出數(shù)據(jù)讀取信號(hào)對(duì)緩存的視頻數(shù)據(jù)進(jìn)行讀取，并且在指定的區(qū)域生成相應(yīng)alpha值（透明度）。設(shè)計(jì)一個(gè)ALPHA混合計(jì)算電路，其負(fù)責(zé)對(duì)前景視頻數(shù)據(jù)與后景視頻數(shù)據(jù)進(jìn)行ALPHA混合。ALPHA混合計(jì)算電路采用流水線設(shè)計(jì)方法，將整個(gè)計(jì)算過(guò)程分為多級(jí)進(jìn)行ALPHA混合計(jì)算，每一級(jí)在一個(gè)時(shí)鐘周期內(nèi)的計(jì)算結(jié)果保存在寄存器中，提供給下一級(jí)在下個(gè)時(shí)鐘周期進(jìn)行計(jì)算。ALPHA混合計(jì)算會(huì)導(dǎo)致數(shù)據(jù)輸出延遲，因此再次例化一個(gè)坐標(biāo)指示電路，將同步信號(hào)、場(chǎng)同步信號(hào)和數(shù)據(jù)總線使能信號(hào)都延遲相應(yīng)周期后輸入該電路，以產(chǎn)生新的同步的行和列的計(jì)數(shù)值供下一級(jí)的ALPHA混合模塊使用。本實(shí)例提供4通道分割顯示與PIP(雙通道的畫(huà)中畫(huà))顯示兩種顯示模式用于驗(yàn)證。當(dāng)配置的顯示模式為4通道分割顯示時(shí)，第一通道視頻作為前景首先和預(yù)設(shè)的底色背景進(jìn)行ALPHA混合，其中重疊部分背景的透明度為0（完全不顯示），前景的透明度為1（完全顯示），再將混合后的視頻數(shù)據(jù)作為背景與第二通道的視頻進(jìn)行ALPHA混合，按此方案依次完成4個(gè)通道的ALPHA混合，每個(gè)通道的位置互不重疊。而進(jìn)行PIP顯示時(shí)第一通道的視頻作為背景，第二通道的視頻作為前景顯示在顯示器中心位置，重疊部分背景的透明度為0,前景的透明度為1。

2 HDMI驅(qū)動(dòng)模塊設(shè)計(jì)

HDMI驅(qū)動(dòng)模塊主要負(fù)責(zé)根據(jù)不同的配置信息輸出相應(yīng)的驅(qū)動(dòng)信號(hào)，使視頻數(shù)據(jù)能夠通過(guò)HDMI發(fā)送器正常輸出。

2.1 HDMI發(fā)送器工作方式

視頻數(shù)據(jù)通過(guò)HDMI進(jìn)行傳輸時(shí)，HDMI接收/發(fā)送芯片通過(guò)最小化傳輸差分信號(hào)（TMDS）的編碼技術(shù)將其編碼為數(shù)據(jù)包，雖然FPGA支持多種標(biāo)準(zhǔn)LVDS（低電壓差分信號(hào)），但其不能完全兼容TMDS（過(guò)渡調(diào)制差分信號(hào)），因此需要通過(guò)HDMI接收/發(fā)送芯片來(lái)實(shí)現(xiàn)HDMI接口功能。FPGA與此類(lèi)HDMI芯片的傳輸通常通過(guò)一組并行總線實(shí)現(xiàn)，包含了數(shù)據(jù)總線、IIC總線、驅(qū)動(dòng)信號(hào)。其中數(shù)據(jù)總線用于傳輸視頻數(shù)據(jù)，IIC總線用于FPGA配置HDMI發(fā)送芯片，驅(qū)動(dòng)信號(hào)中的HDMI_CLK為同步時(shí)鐘信號(hào)，DE_HDMI為數(shù)據(jù)總線使能信號(hào)，HSY_HDMI為行同步信號(hào)，VSY_HDMI為場(chǎng)同步信號(hào)。本模塊正常工作需要將HDMI芯片配置為RGB輸出。HDMI接口傳輸RGB信號(hào)的工作時(shí)序與VGA接口的工作時(shí)序類(lèi)似，但無(wú)需將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)。DE_HDMI、HSY_HDMI、VSY_HDMI以固定的時(shí)間關(guān)系輸出，HDMI_CLK則作為基準(zhǔn)時(shí)鐘與這些信號(hào)同步。

在一場(chǎng)的時(shí)間段，根據(jù)視頻刷新頻率以及分辨率的不同，處于同步段時(shí)行同步信號(hào)首先保持一定周期的高電平，之后置低電平并在間隔相應(yīng)的周期后輸出視頻數(shù)據(jù)，這個(gè)間隙為顯示后沿。視頻數(shù)據(jù)輸出完成后間隔相應(yīng)的周期后開(kāi)始下一行的傳輸，這個(gè)間隙為顯示前沿。場(chǎng)同步信號(hào)的時(shí)序依然是首先保持一定周期的高電平，之后置低電平，間隔相應(yīng)的行時(shí)間（傳輸一行數(shù)據(jù)所需的時(shí)鐘周期）后輸出一場(chǎng)中所有的行，所有行的視頻數(shù)據(jù)傳輸完成后間隔相應(yīng)的行時(shí)間后開(kāi)始下一行的傳輸。其時(shí)序分段如圖2所示。

其中VSY_HDMI的時(shí)序分段與HSY_HDMI相同。

2.2 Verilog HDL代碼設(shè)計(jì)

在FPGA與HDMI發(fā)送器之間，傳輸視頻數(shù)據(jù)的方式為隨同步時(shí)鐘逐個(gè)傳送像素?cái)?shù)據(jù)，對(duì)于每場(chǎng)數(shù)據(jù)，順序?yàn)閺牡谝恍虚_(kāi)始從左至右傳送，傳送完畢后開(kāi)始傳送第二行，依次傳送直至最后一行數(shù)據(jù)傳送完畢。因此在代碼中定義兩個(gè)計(jì)數(shù)值，分別為x軸計(jì)數(shù)值x_cnt與y軸計(jì)數(shù)值y_cnt，x_cnt在每個(gè)時(shí)鐘周期遞增1，計(jì)數(shù)完一行清零；y_cnt則是x_cnt每計(jì)數(shù)完一行遞增1，一場(chǎng)的所有行全部計(jì)數(shù)完清零。計(jì)數(shù)器Verilog HDL代碼如下：