0 引言

    隨著半導體工藝的進步，時間數字轉換器(Time-to-Digital Converter, TDC)本身功耗面積工藝延展性方面的優勢使其越來越多地應用于數字友好型模擬和混合信號電路當中，如時間域ADC、全數字鎖相環(ADPLL)，其設計關鍵在于擁有高分辨率、良好的線性度、寬動態范圍和大的信號帶寬。目前普遍實現的TDC可以大致分為奈奎斯特率(Nyquist-rate)型和過采樣(Oversampled)型，與ADC類似，前者適用于高采樣率情形而后者通常具備寬的動態范圍和較高的分辨率。對于Oversampled TDC即ΔΣ TDC按照噪聲整形階數可以被分為一階和高階噪聲整形TDC。前者主要包括基于門控環形振蕩器型(Gated-ring Oscillator based，GRO-based)TDC^[1]和基于轉換環形振蕩器型(Switched-Ring Oscillator based，SRO-based)TDC^[2]，但這兩種結構被限制在一階噪聲整形，為了獲得高分辨率和寬帶寬需要很高的過采樣比(oversampling ratio，OSR)。而高階噪聲整形的TDC可以避免這一要求。

    近兩年來，時間域信號處理電路如時間放大器、時間差加法器以及時間差寄存器等電路結構^[3-5]的涌現為實現高階ΔΣ TDC提供了很高的靈活性。

    基于以上分析，本文提出了一種基于GRO-based TDC并利用時間累加器來實現二階噪聲整形的ΔΣ TDC，該結構的最大特點是不僅對量化噪聲進行了二階整形，還能對GRO-based TDC的轉移誤差(gating skew)和GRO本身的相位噪聲分別進行一階和二階整形，使得輸出頻譜低頻部分噪聲水平不再由GRO的1/f噪聲主導，而是由時間累加器中時間差加法器的誤差決定。仿真表明所提出的TDC的有效分辨率可以達到2 ps，而且功耗較低。為了保證時間累加器不飽和，對TDC的輸入時間差有諸多限制，使得其應用場景有限。

1 系統設計

    本文的設計基礎是GRO-based TDC，其簡化框圖和時序圖如圖1所示，輸入高電平時環形振蕩器振蕩，低電平時狀態維持，可重置計數器在一個采樣周期T_S內通過對某一相輸出沿計數得到數字輸出碼D_OUT，輸入脈沖由于其上升沿的周期性可作為時鐘使用。GRO-based TDC本身具備一階量化噪聲整形特性，前一個采樣周期剩余誤差(即量化誤差T_Q[n-1])自然地成為了下一個周期的初始時間T_QI[n]，容易得出T_QI[n]=T_GRO-T_Q[n-1]，其中T_GRO為GRO振蕩周期，實際上，當對振蕩器每一相輸出都計數時，TDC的raw resolution將由T_GRO減小到一級延時單元的延時T_q。第n個周期TDC轉換關系為式(1)：

    如果將GRO-based TDC兩個連續的數字輸出相減，即將T_OUT[n]-T_OUT[n-1]作為新的輸出結果，關于量化噪聲將呈現一個二階整形效果如式(3)，然而這個數字輸出D_desired[n]對應的是T_IN[n]-T_IN[n-1]而并非T_IN[n]的量化結果。

    上面的式子即意味著時間累加過程。因此可以通過在GRO-based TDC的輸出端引入一階差分同時輸入時間間隔在量化之前進行時間域的累加，從而實現一個二階量化噪聲整形的TDC。

    基于以上分析，本文所提出的二階ΔΣ TDC(此處的ΔΣ與傳統意義不同)采用了如圖2所示的結構，主要包括門控環形振蕩器(GRO)及其輸入信號處理電路(GRO Input Stage)和結果產生電路(Digital Phase Processor)，時間累加器(Time Accumulator，TA)和數字差分器(Digital Differentiator)。在此結構中輸入時間間隔序列經過TA累加后送入GRO-based TDC，其輸出結果再通過一個數字差分器以獲得真實的量化結果。TA可以通過兩個時間差加法器實現。

2 電路設計

2.1 時間域信號處理電路

    本文所采用的時間域信號處理電路的基礎是如圖3所示的門控延時緩沖(Gated Delay Buffer，GDB)單元，兩個反相器通過一個負載電容C_mid串聯，第一個門控反相器(Gated Inverter，GI)增加了兩個輸入控制信號HLD和AWK。當HLD上升沿到來時反相器被關斷直到AWK上升沿的到來，代表輸入時間差ΔT_IN的兩個上升沿分別作用于IN和HLD端，當第一個上升沿作用于IN端時，中間節點電壓V_mid開始放電直到第二個上升沿作用于HLD端，在V_mid維持狀態時，一個觸發信號作用于AWK使電容恢復放電，最終在輸出端產生新的上升沿信號。

    在此基礎上實現時間差加法器(Time-Difference Adder，TDA)的電路結構和工作原理如圖3所示，兩個輸入時間間隔都被增加了固定時間偏移T_off以保證正的時間差^[4]，ΔT_IN1^*和ΔT_IN2^*，同時第二個操作數兩個輸入需要交叉連接，從而輸出的時間差為T_OUT=(T_d-ΔT_IN2^*)-(T_d-ΔT_IN1^*)=(T_d-(-ΔT_IN2+T_off))-(T_d-(ΔT_IN1+T_off))=ΔT_IN1+ΔT_IN2。

    時間累加器可以通過兩個時間差加法器來實現^[4]，如圖3所示，每一個TDA的輸出都接到另一個TDA的輸入上，當同一個時間上升沿(零時間差)作為TDA2的一個輸入時，TDA2實際上是作為一個單位增益的TDR在工作，在離散時間域中對應z^-1功能。通過分別將refb(ref的反相信號)和ref作為TDA₂和TDA₁的AWK信號，一系列輸入時間差能夠被累加起來。

    累加器容易飽和限制了這種結構的應用場景，加入了固定時間偏移的時間差ΔT_IN^*必須要處于(0，T_d)范圍內，累加過程中的每一次結果都必須滿足這個約束，因此如果持續輸入一個正的時間差序列或者如果某一次輸入時間差絕對值較大，累加器將會飽和。可以通過增加T_d(本文中設計為2.8 ns)來緩解這一限制，一個最直接的辦法就是增加前面提到的負載電容C_mid。這種類型的TDC比較適合用于ADPLL頻率鎖定后的相位追蹤階段，ref信號和div信號之間的相位差時正時負且均值為零(帶分頻器結構II型ADPLL)。

2.2 門控環形振蕩器

    本文采用了15級多路(Multi-path)環形振蕩器結構，Multi-path結構有利于減少電荷泄漏和再分布導致的轉移誤差(Gating Skew)^[1]，可以保證較理想的一階量化噪聲整形效果，即轉移誤差導致的相位噪聲減少(振蕩結束時相位的隨機性使轉移誤差在相位域呈現為白噪聲底)，然而該結構在本文中并未呈現能夠提高分辨率的特性，一般來講讀出電路中標準數字邏輯電路限定了最大振蕩頻率，振蕩頻率一定時，一個盡量高的分辨率意味著更大的級數，讀出電路的復雜度和電路的功耗增加。雖然更多的級數更有利于減小轉移誤差的影響，但隨之而來的電路器件和版圖的失配帶來的噪聲削弱了這一優勢^[6]，此外較低的分辨率允許使用更大尺寸的晶體管從而減小閃爍噪聲，在一定的輸入時間間隔內意味著更少次數的翻轉進而減小功耗。

    延時單元采用了偽差分結構，如圖4所示，主要是為了減小狀態監測過程對于上升下降時間之間失配和對于緩沖器、DFF的轉換閾值的敏感性^[7]，再加上相對較大的raw resolution，因此可以避免讀出電路需要分組^[1]。單元輸出節點增加的負載電容有利于振蕩器在hold狀態時節點電荷的保持。仿真表明GRO振蕩頻率為1.19 GHz，相位噪聲為-101 dBc@1 MHz，可以推算出TDC的Raw Resolution約為28 ps。

2.3 讀取電路

    本文設計的TDC的讀取電路(Readout Circuits)框圖如圖5所示，靈敏放大器型觸發器用于采樣GRO的相位，異或門通過比較相鄰采樣相位來檢測狀態序列中“00”和“11”位置，再加上某一個相位采樣值及其計數值(如圖5中的φ₀和Cnt[7:0])通過適當的編碼和一階差分后可以得到TDC的量化結果^[2]。施密特觸發器有效避免了重復計數的錯誤^[6]，同時相對于文獻[1]中的de-glitch電路工作速度更快，其輸出結果通過鎖存器后給到一個8位的計數器，鎖存器使能時間應長于GRO使得要計數的翻轉沿能夠及時抵達計數器。對于計數和相位檢測可能出現的非一致性^[1]已在數字邏輯中加入了校正。

3 仿真結果與分析

    50 MHz相位調制信號被用來評估所提出的TDC的動態特性，輸入為固定時間偏移1.4 ns加上由300 kHz正弦波調制得到的峰值15 ps的時變小信號時間差，這個時間差在仿真中由電壓-時間轉換電路(Voltage-to-Time Converter，VTC)得到，整體的仿真環境如圖6所示。VTC電壓時間轉換增益約為50 ps/100 mV，當300 kHz，15 mV峰值且互為反相的兩個電壓信號加上600 mV的直流偏置電壓給到圖中兩個VTC的電壓控制端時，輸出得到峰值15 ps的時變小信號時間差。由于VTC輸入電壓變化范圍較小，其非線性可以忽略。

    圖7給出了時間累加器部分輸出結果，可以看出時間差加法器的非理想特性引入的誤差在累加過程中被放大。波形的峰值約為400 ps，與理論計算(fs/(2πf_in)×15 ps)得到的397.8 ps基本保持一致。

    圖8呈現了Virtuoso AMS環境下仿真的結果在MATLAB中進行處理所得到的功率譜密度(Power Spectral Density，PSD)，處理方式為16 384點FFT，加hanning窗，1 M帶寬內信噪比為36.7 dB。為了提高仿真效率，讀取電路中的譯碼電路用Verilog代碼代替，其余部分均為晶體管級電路。作為對比，圖9給出了GRO-based TDC的輸出功率譜密度，1 M帶寬內信噪比為29.7 dB，可以發現二階量化噪聲整形相對于一階顯著提高了TDC的性能。

    結果表明本文所提出的ΔΣ TDC基本實現了二階量化噪聲整形效果，1 M帶寬內噪聲底約為-82 dBps²/Hz（圖8中橫線），等效到50 Ms/s Nyquist型TDC的分辨率約為2 ps，因此本文設計的TDC有效分辨率在1 M帶寬內可以達到2 ps。通常GRO-based TDC低頻PSD由VCO的1/f閃爍噪聲主導，會在低頻段呈現-10 dB/decade的變化趨勢，如圖9所示。而本文的結構突破了該限制，GRO-based TDC的物理噪聲如VCO本身的相位噪聲和非物理噪聲如轉移誤差分別被二階和一階整形，時間差加法器的誤差在時間累加器中也會逐漸積累，所以只有該誤差才會不經整形地傳遞到輸出端。兩個TDA的誤差近似白噪聲，所以輸出頻譜低頻部分平坦，圖8中橫線對應的均方根抖動(rms jitter)為577 ps_rms。因此，減小的TDA的誤差對于改善TDC的性能具有重要意義，精心設計的TDA能夠進一步提高信噪比。

    電路整體功耗取決于輸入時間間隔，進一步仿真表明在測量間隔1 ns時功耗約為1.19 mW。

4 結論

    本文設計了一種具備二階量化噪聲整形功能的ΔΣ TDC，兼具高分辨率和寬帶寬特點。這種結構實現高階量化噪聲整形的方式避免了單環結構潛在的穩定性問題和MASH結構中的失配問題，而僅僅需要增加的時間累加器是時間域電路，這一點符合深亞微米CMOS工藝下用時間精度換取信號幅度的趨勢，這些電路高度數字化，主要由邏輯門電路構成，將極大程度地受益于數字電路可遷移性強等特點。該結構的缺點是輸入動態范圍小，適用于ADPLL的相位追蹤階段。仿真表明本文所設計的ΔΣ TDC在1 M帶寬內能夠取得2 ps的有效分辨率。

參考文獻

[1] STRAAYER M Z，PERROTT M H.A multi-path gated ring oscillator TDC with first-order noise shaping[J].IEEE J.Solid-State Circuits，2008，(44)4：1089-1098.

[2] ELSHAZLY A，RAO S，YOUNG B，et al.A noise-shaping time-to-digital converter using switched-ring oscillators-Analysis，design，and measurement techniques[J].IEEE J.Solid-State Circuits，2014，(49)5：1184-1197.

[3] YU W，KIM K S，CHO S H.A 0.22 psrms integrated noise 15 MHz bandwidth fourth-order ΔΣ time-to-digital converter using time-domain error-feedback filter[J].IEEE J.Solid-State Circuits，2015，(50)5：1251-1262.

[4] HONG J P，KIM S J，LIU J，et al.A 0.004 mm² 250 uW ΔΣ TDC with time-difference accumulator and a 0.012 mm² 2.5 mW bang-bang digital PLL using PRNG for low-power SoC applications[C].IEEE ISSCC Dig.Tech.Papers，2012：240-242.

[5] KIM K S，YU W，CHO S H.A 9 bit，1.12 ps resolution 2.5 b/stage pipelined time-to-digital converter in 65 nm CMOS using time-register[J].IEEE J.Solid-State Circuits，2014，(49)4：1007-1016.

[6] YAO C W，JR A N W.A 2.8-3.2 GHz fractional-N digital PLL with ADC-assisted TDC and inductively coupled fine-tuning DCO[J].IEEE J.Solid-State Circuits，2013，(48)3：698-710.

[7] NG A W L，ZHENG S Y，LUONG H C.A 4.1 GHz～6.5GHz all-digital frequency synthesizer with a 2nd-order noise-shaping TDC and a transformer-coupled QVCO[C].Proc.ESSCIRC 2012：189-192.

作者信息：

趙  磊1，2，張  鋒1

（1.中國科學院 微電子研究所，北京100029；2.中國科學院大學，北京100049）