0 引言

    隨著集成電路的發展，芯片中的集成邏輯大量增長，若要提高芯片的生產測試覆蓋率，則制造測試時必然需要大量的測試向量，圖1顯示了隨年份增長的測試向量^[1]。大容量的測試向量不僅僅延長了在測試機臺上的測試時間，最終也會影響芯片產品的上市時間。對現代芯片的可測性設計來說，既保持芯片較高的測試覆蓋率，又將測試向量的容量控制在合理的范圍內，這將是一個很大的挑戰。

1 自動測試向量生成

    自動測試向量生成(Automatic Test Pattern Generation，ATPG)是應用某種基于算法的軟件來生成向量和向量集合的過程，被廣泛地應用于基于故障或者結構的向量生成^[2，3]。 

1.1 ATPG流程

    ATPG通常包括向量生成和故障模擬兩部分。

    圖2顯示了ATPG的基本過程：向量生成器從故障列表中選擇未被測試的故障，產生與之對應的測試向量，然后使用該向量進行故障模擬。若故障模擬成功，則保存該向量并將故障列表中的故障標記為已測試，最后輸出測試向量并得到測試覆蓋率。

1.2 隨機性向量生成

    ATPG一般使用兩種方法來生成測試向量：隨機性向量生成和確定性向量生成。通常來說，ATPG會先生成少量的隨機性向量，這些隨機性的向量能夠有效地覆蓋電路中的故障，然后再根據電路的特點產生確定性的向量。確定性向量往往針對的是電路中的某幾個故障，而隨機性向量則面對電路中的所有故障點。

    當電路中的大多數故障能夠被隨機性向量所覆蓋，那么只需要產生少量的確定性向量就能達到較高的測試覆蓋率。因此，當隨機性向量越有效，確定性的向量也越少，則測試所需要的總的向量則越少。

2 抗隨機性故障分析介紹

    抗隨機性故障分析（Random Resistant Fault Analysis，RRFA）是Cadence公司測試工具提供的一項特性，用于對電路進行分析，發現電路中的抗隨機性結構^[4]。

2.1 抗隨機性電路分析

    抗隨機性電路結構的特殊性在于存在多級與門（或門）的級聯，導致電路在測試模式下的邏輯可控性偏差，即邏輯0的可控性遠大于邏輯1的可控性（或者相反）。

    使用SCOAP^[5]分析方法對圖3電路進行分析。假設電路的所有輸入的邏輯0和邏輯1 的可控性均為50%（A點C1=50%，B點C0=50%），通過逐級傳播后，電路中的C點C1=0.2%，C0=99.8%。此時可以看出，C點的邏輯0的可控性遠大于邏輯1的可控性，這意味著，在隨機性向量生成中，C點將有99.8%的可能性被控制為邏輯0。此時D點無論是SA0還是SA1都將難以被激活。同理分析，由于多路選擇器的選擇端口邏輯0的可控性較高，則邏輯錐E中的故障很難被傳播到下一級的寄存器用于被觀測，此時邏輯錐E中的邏輯的可觀測性大大降低。

    從以上的分析可知，當使用隨機性向量來測試類似電路時，測試覆蓋率將會大大降低，而為了激活該電路中的故障，則需要使用大量的確定性向量，以保證測試覆蓋率。

2.2 插入測試點

    為了解決隨機性向量在抗隨機性電路中失效的問題，可以在電路中插入一定的測試點，從而平衡電路的可控性以及可觀測性。

    一般地，如圖4中的3種電路常被用于插入測試點。圖4(a)為增強邏輯1可控性測試點，在測試模式下，當需要控制A點為邏輯1時，可以通過掃描鏈將邏輯1掃描至該寄存器即可。同理，圖4(b)為增強邏輯0可控性測試點；圖4(c)則為增強可觀測性測試點，用于在掃描測試時捕獲測試響應。

3 抗隨機性故障分析與測試點插入流程

3.1 電路測試向量分析與評估流程

    圖5顯示了電路測試向量分析與評估流程：使用綜合工具Genus對電路進行綜合以及實現掃描電路的插入與連接。將綜合后的網表文件寫出。Modus工具將網表文件與ATPG標準單元庫導入，建立測試模式，檢測測試電路結構合法性，對電路建立故障模型，生成測試向量。當生成的測試向量的數據量超過預期，則可考慮進行抗隨機性電路分析。

3.2 抗隨機性故障分析與插入測試點流程

    圖6顯示了抗隨機性故障分析與測試點的流程。在對設計進行邏輯綜合與掃描電路插入之后，保存設計網表。同時導出NoTP文件，用于告知工具避免在這些設計模塊中插入測試點。

    此時調用Modus工具導入設計網表以及NoTP文件，讓工具進行抗隨機性故障分析，預估測試覆蓋率，并生成測試點插入文件。最后將測試點插入文件導入到綜合工具后，進入測試點插入以及增量的掃描鏈插入。

4 實驗結果與分析

    為了檢驗本文提出的設計方法與流程，使用相同的設計流程對7個不同的設計進行了實驗。表1顯示了實驗結果。其中測試點一欄中顯示了設計中的寄存器的數量以及測試點與之的比例。

    從實驗數據可知，對于不同的設計來說，在不損失測試覆蓋率的情況下，使用了抗隨機性故障分析方法，在插入測試點不超過2%的條件下，測試向量數據最高減少了86.28%，最低減少了20.83%，平均減少了45.85%。

5 結論

    本文介紹了一種基于抗隨機性故障分析的可測性設計方法，使用Cadence工具Modus對電路分析得到測試插入點，在插入測試點的電路上生成測試向量，向量數據量平均減少了45.85%。由此說明，該方法能夠有效地提高芯片的測試效率。

參考文獻

[1] 向剛.SoC測試優化及其應用該技術研究[D].哈爾濱：哈爾濱工業大學，2011.

[2] ALFRED L C，何虎，馬立偉，等.數字集成電路與嵌入式內核系統的測試設計[M].北京：機械工業出版社，2006.

[3] Wang Laungterng，Wu Chengwen，Wen Xiaoqing.LSI test principles and architectures: design for testability[C].San Francisco，Morgan Kaufmann Publisher，2006.

[4] Cadence.Modus：Guide 5：ATPG[C].Cadence Design Systems，USA，2016.

[5] GOLDSTEIN L H.SCOAP：Sandia controllability/observability analysis program[C].17th Design Automation Conference，1980：190-196.

作者信息：

白宇峰，呂寅鵬

(格羅方德半導體科技（上海）有限公司，上海201204)