0 引言

    隨著芯片制造技術水平的持續發展，先進工藝節點出現的新物理特性對芯片性能和可靠性的影響日益復雜化。以芯片金屬線的電遷移(EM)現象為例，該效應在早期成熟的工藝節點已經有了很深入的研究并具備有效的解決方案。一般來說，早期的工藝節點人們只關注Power EM，內部信號的EM分析和修正僅僅作為一個可選項存在，對芯片設計和制造的影響很小。但是在28 nm及以后的工藝節點下，情況發生了很大的變化，內部互聯線的物理尺寸變小，走線長度變長，信號翻轉頻率變高，這一系列的變化都導致信號的EM問題凸現出來，在物理設計過程中常常會出現版圖多次迭代，大大影響了項目周期。這使得信號EM成為布局布線階段必須解決的重要問題之一。本設計實例通過完善自動布局布線工具的內嵌EM分析功能，大大簡化設計流程，減少迭代次數，實現了設計流程的加速。

1 信號EM的成因及分析手段

    信號線的電遷移又稱為損耗和焦耳加熱，是由于互連線上信號的高速變化對電容的不斷充放電而引起的。當脈沖通過導線時，導線本身的功耗將使導線溫度超過氧化層溫度。氧化層和導線之間的溫度差異會產生機械應力，最終使導線斷裂；這一點在先進工藝上體現的尤為明顯，因而信號EM問題越來越受到各方的關注，目前主流的EDA工具也提供了全面的技術支持。后端的設計流程中，有兩個軟件涉及到了信號的 EM分析，分別是Cadence 的自動布局布線工具Innovus和電源分析工具Voltus。

    Innovus作為EDI的替代平臺，是新一代的物理設計實現解決方案，在運行效率、時序分析能力、信號完整性分析能力以及芯片面積優化等諸多方面較EDI都有非常大的提升。特別是在先進的16/14/10 nm FinFET工藝制程和其他成熟的制程節點上通常能提升10%～20%的功耗、性能和面積指標，并實現最高達10倍的全流程提速和容量增益。

    Voltus是一款Sign-off級別的芯片電源完整性分析工具，致力于從模塊及IP層面為IC 電源在調試、驗證、IR下降、金屬導線電遷移、補償漏電等方面提供準確、高效的分析手段。EM分析方面，Voltus-Fi作為Voltus系統針對數字電路信號完整性檢測的重要補充，需要計算每一條導線（接點）上的電流并與EM規則進行對比，其精度達到了SPICE級精度的認證，能夠滿足臺積電16 nm FinFET的工藝規格，同時實現更小的內存占用、更快的運行速度和更高的準確度。

    以上兩個工具在后端流程中具有重要地位，特別是在信號EM問題尤為突出的16 nm工藝中。盡管Voltus是精確的電源完整性分析工具，但是信號EM的分析流程很繁瑣，具體實施步驟如下：

    (1)抽取反標文件；

    (2)使用Voltus進行信號EM分析；

    (3)將Voltus的結果返回到Innovus中進行修正；

    (4)重復步驟(1)～步驟(3)，直至結果收斂。

    如果Innovus能直接檢查并修正信號EM問題，這樣可以節省抽取文件的時間和在Voltus中進行分析的時間，能極大地節約運行時間，提高工作效率。

2 項目設計實例分析

    實例項目是一個基于16 nm FinFET的大規模GPU芯片。針對芯片物理實現流程中的EM分析手段，分別采用Innovus和Voltus作了信號EM分析。

    針對項目中的17個各種類型的block作了分析，發現兩者的差距非常大。圖1是PEAK CLOCK 類型的信號EM違例在兩種工具中的結果對比圖。

    在該結果中，Voltus報出的違例大約是Innovus的2倍。由于Voltus是SPICE精度的Sign-off工具，所以傾向于信任Voltus結果的準確性。而Innovus為了節約運行時間，是基于lef進行分析的，偏差在所難免。通過整理數據發現，偏差主要來自Innovus漏報，以PEAK CLOCK類型為例，平均漏報率在55.8%。對于這樣大量的漏報，將該問題仔細分析和定位是非常必要的。

3 問題的分析和解決

    導致兩種工具對同一設計分析結果的不一致，有幾種可能性：第一是來自流程上的問題；第二是來自寄生參數不同導致；第三是判斷依據不同導致。

    首先考慮來自流程的區別，對流程中的各個參數進行了查看及對比，流程上兩者的輸入控制參數是一致的，所以來自flow的因素可以排除。

    其次，輸入文件中的RC寄生參數的提取至關重要。Innovus使用QRC提取的SPEF，而Voltus則使用了STAR-RC抽取的SPEF。為了驗證這個想法，將STAR-RC抽取的SPEF作為Innovus的輸入進行了分析，發現差異并沒有好轉，因此排除了RC數據問題的可能性。

    最后仔細研究了兩者的信號EM結果，具體報告情況見圖2。該報告共包含以下主要內容：按列依次排開，分別為實際電流峰值/電流最大值、電流峰值、電流最大值、平均電阻、線寬/通孔面積、所需線寬、電容值、金屬層、坐標、線長、方向。上方是Voltus的報告，下方是Innovus的報告。在兩者報告中不匹配的金屬線用線框標識。可以看到左側第一列的值，兩者差距很大。在Voltus的報告中，實際電流峰值為1.12 mA。在Innovus的報告中，實際電流峰值為0 mA。這就是造成兩種工具中報告不一致的本質原因。隨后打開實際版圖進行查看，發現漏報的線都屬于同一種類型：Patch wire。

    Patch wire是連接標準單元器件的PIN和上層金屬的中間金屬層，它是自動布局布線工具在連接PIN時，為了避免一些金屬面積的違例而引入的一個金屬補丁。Patch Wire在實際版圖中的形狀如圖3所示。

    Patch wire的示意圖如圖4所示。M1為PIN，時鐘線的走線為M4，中間的M2/M3是包在V2/V3上的一小段金屬層，即上文提到的Patch wire。

    在Innovus中，Patch wire的電流為0是導致EM漏報的原因。將分析的原因反饋給Cadence，研發部門對該部分進行了優化升級。使用更新后的軟件，對這些block重新做了信號EM分析，結果如圖5所示。由圖5看出，兩者結果基本一致，平均偏差在1.5%。

    有了兩者匹配的結果，在項目初期不再需要進入Voltus進行Siganl EM分析，直接在Innovus中進行信號EM的分析和修正，最后用Voltus做二次確認即可。流程得到極大簡化：

    (1)在Innovus中進行分析和修正；

    (2)抽取反標文件（最終數據）；

    (3)使用Voltus進行信號EM分析（最終數據）；

    (4)重復步驟(1)~步驟(3)，直至結果收斂。

    通過對單一一輪修正信號EM的運行時間在新舊流程中的不同作了對比，對比結果如表1所示。從表1看出，平均運行時間從9.5 h減少到4.5 h，減少了52.6%的運行時間。

4 結論

    隨著新工藝技術的不斷演進，以及金屬線寬的不斷縮小和工作頻率的不斷提高，信號EM的問題逐漸成為困擾芯片物理實現的技術難點之一。本文通過完善Innovus的信號EM分析結果，使冗長繁瑣的迭代明顯得到改善，設計和分析效率都大大提高。

參考文獻

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[5] Chung-Kuan Cheng等著.超大規模集成電路互連線分析與綜合[M].喻文健，等譯.北京：清華大學出版社，2008.

作者信息：

楊會平，蔡  琰，施建安

（英偉達半導體科技（上海）有限公司北京分公司，北京100020）