0 引言

    數(shù)模轉(zhuǎn)換器是連接模擬世界和數(shù)字世界一個重要的橋梁，它廣泛應(yīng)用于數(shù)字視頻處理、音頻信號處理以及現(xiàn)代通信領(lǐng)域。在不同的應(yīng)用領(lǐng)域，對DAC的性能要求有所不同。目前比較流行的DAC結(jié)構(gòu)主要有電流舵型和Sigma-Delta型等，Sigma-Delta型DAC雖然精度很高，但是其所能處理的信號頻率較低，不適用于高頻率的通信領(lǐng)域；電流舵型DAC由于速度快、寬頻帶、對寄生參數(shù)不敏感等優(yōu)點(diǎn)被廣泛應(yīng)用于通信領(lǐng)域^[1]。然而，在實(shí)際的高速DAC設(shè)計中，用于片上系統(tǒng)(SOC)的CMOS DAC對轉(zhuǎn)換速率和面積、功耗的要求，更是成為具有挑戰(zhàn)性的課題之一。本文基于TSMC 0.18 μm CMOS工藝設(shè)計了一種10 bit采樣率為200 MS/s的分段式電流舵型的DAC，應(yīng)用于LTE通信系統(tǒng)。

1 系統(tǒng)結(jié)構(gòu)

    電流舵型DAC通常采用分段式結(jié)構(gòu)^[2]，因?yàn)樗Y(jié)合了二進(jìn)制碼和溫度計碼的優(yōu)點(diǎn)，既可以保證高精度的性能，又能使DAC有最佳的面積。本文設(shè)計的10 bit電流舵DAC采用6+4的分段方式，即低4位采用二進(jìn)制碼，高6位采用溫度計碼,如圖1所示。電路的主要模塊包括輸入寄存器、譯碼器電路、時鐘驅(qū)動電路，帶隙基準(zhǔn)電路、電流源開關(guān)單元等，供電電壓為1.8 V。

2 核心電路的設(shè)計

2.1 帶隙基準(zhǔn)電路

    為了保證DAC輸出電流的高精度，一般都要內(nèi)置高性能的帶隙基準(zhǔn)電路，電流的輸出部分采用cascode結(jié)構(gòu)提高電流源的輸出阻抗和電源抑制比，減少其受電源變化的影響。

    本設(shè)計采用的帶隙基準(zhǔn)電路結(jié)構(gòu)如圖2所示。雙極性晶體管Q0上產(chǎn)生負(fù)溫度系數(shù)的電壓，由于運(yùn)算放大器的“虛短”特性(V+=V-)，因此，右邊支路就會產(chǎn)生負(fù)溫度系數(shù)的電流。晶體管Q1上方的電阻R3上的壓降為正溫度系數(shù)的電壓，所以，R3上也會產(chǎn)生正溫度系數(shù)的電流。兩種電流相加，得到了一個零溫度系數(shù)的電流。此電路中的運(yùn)算放大器采用的是一級的套筒式共源共柵結(jié)構(gòu)，不但保證了高增益的要求，而且由于電路極點(diǎn)個數(shù)少，所以相對于二級運(yùn)放有較高的穩(wěn)定性。由圖2中電路可以看出：假如運(yùn)放的輸入只由雙極性晶體管的PN結(jié)V_BE(0.7 V)來提供的，當(dāng)運(yùn)放的差分輸入管為NMOS管時，運(yùn)放的輸入電壓比較低，難以滿足運(yùn)放共模輸入電壓范圍的要求。因此，本電路采用雙極性晶體管的基極-發(fā)射極電壓加上一個電阻來提高運(yùn)放的共模輸入電壓。如圖2所示，流過M1、M2支路電流相等，所以通過加入阻值相等的電阻R1、R2使得A、B點(diǎn)的電壓提升，從而滿足運(yùn)放共模輸入電壓范圍的要求。此外，為了保證bandgap脫離零點(diǎn)，必須為電路配備啟動電路，本設(shè)計中的啟動電路由控制端EN控制。當(dāng)EN為“負(fù)”時，M0導(dǎo)通，電流隨著下面的3個有源電阻分壓器到達(dá)A點(diǎn)，A點(diǎn)電壓不斷增大直到電壓穩(wěn)定不變，此時帶隙基準(zhǔn)電路啟動。隨著電流的不斷增大，M0的漏極電壓升高，最終M0進(jìn)入線性區(qū)，啟動電路退出。

    帶隙基準(zhǔn)電路的輸出電壓通過一個LDO電路將電壓轉(zhuǎn)換為穩(wěn)定的電流，最后通過電流鏡電路將電流復(fù)制給DAC的電流源陣列。在本設(shè)計中，為了版圖中器件的匹配，Q0、Q1、Q2的面積之比為1：8：1。對于電阻應(yīng)加入一些dummy電阻做匹配處理，使得電阻周圍的電磁環(huán)境對稱。此外，由于DAC的電流源陣列比較大，如果只采用一個LDO做電流鏡，那么版圖中較長的連線會帶來較為明顯的寄生效應(yīng)，從而引起電流源的失配。因此，本設(shè)計中采用多個LDO驅(qū)動電流鏡均勻分布于版圖中，減少了過長連線引起的梯度誤差。

2.2 電流源開關(guān)單元電路設(shè)計

    電流源開關(guān)單元是電流舵型DAC最重要的模塊，它的輸出阻抗、面積、匹配性等參數(shù)直接影響DAC的性能。

    DAC的輸出阻抗是與輸入碼相關(guān)的，文獻(xiàn)[3]給出了電流舵DAC的INL和SFDR與輸出阻抗的關(guān)系：

上式中， N為電流單元的總數(shù)，R_L為負(fù)載阻抗，R₀則為電流舵DAC的輸出阻抗。因此，為了保證DAC有較好的INL及SFDR，需要提高輸出阻抗R₀。本文設(shè)計采用了高輸出阻抗的cascode結(jié)構(gòu)，如圖3所示，4個MOS管都采用PMOS管，這不僅是因?yàn)镻MOS管相對于NMOS管有更好地匹配性，而且做在N阱中的PMOS管能夠更好地避免噪聲的干擾。當(dāng)晶體管M1、M2、M_SW1導(dǎo)通，M_SW2關(guān)斷時，M1、M2、M_SW1均處于飽和區(qū)。因此，由小信號模型可得到其輸出阻抗^[4]：

    電流源的匹配性主要是由PMOS管的系統(tǒng)性失配誤差和隨機(jī)性失配誤差決定^[5]。系統(tǒng)性失配誤差可通過在版圖中做中心對稱來減小^[6]，而隨機(jī)性失配誤差主要由工藝決定，它與單位電流源的面積、DAC的微分非線性（DNL）的關(guān)系為^[7，8]：

可得到cascode電流源M1管的W/L。

    本設(shè)計在TSMC 0.18 μm工藝下，A_β約為0.02 μm，A_VT約為3 mV·μm，INL_yield取99.7%，I_LSB為9.77 μA，在過驅(qū)動電壓的絕對值為0.7 V時可得到單位電流源的面積約為7.27 μm²。

3 電路的仿真結(jié)果

    本文設(shè)計是在TSMC 0.18 μm工藝下，利用Cadence SpectreVerilog工具進(jìn)行仿真^[10]。為了達(dá)到較好的仿真效果，需要對DAC輸入的數(shù)字信號進(jìn)行處理。本文采用一個Veriloga描述的理想ADC的輸出作為DAC的輸入進(jìn)行仿真，將仿真數(shù)據(jù)導(dǎo)入MATLAB軟件進(jìn)行處理。仿真結(jié)果顯示電路的靜態(tài)性能DNL的最大值為0.05 LSB，INL的最大值為0.2 LSB，如圖4所示，當(dāng)輸入正弦信號頻率為0.976 MHz，采樣率為200 MS/s時，DAC的無雜動態(tài)范圍（SFDR）為81.53 dB，如圖5所示。

4 結(jié)論

    基于TSMC 0.18 μm工藝，設(shè)計了一個10 bit采樣率為200 MS/s的DAC。電路采用分段式電流舵結(jié)構(gòu)，減小了毛刺的產(chǎn)生。本文還采用了一種低交叉點(diǎn)驅(qū)動電路來提高DAC的動態(tài)性能。電路采用1.8 V供電，滿偏電流為10 mA，負(fù)載電阻為50 Ω。仿真結(jié)果顯示DAC的INL最大值不超過0.2 LSB，當(dāng)輸入信號頻率分別為0.976 MHz和19.04 MHz時，無雜動態(tài)范圍（SFDR）分別為81.53 dB和61 dB。所以，此電路可以使用在高速通信領(lǐng)域。

參考文獻(xiàn)

[1] 蒲釔霖，石玉，吳斌，等.一種11位80 MS/s分段式電流舵DAC的設(shè)計與驗(yàn)證[J].微電子學(xué)，2014，44(1)：1-5.

[2] LIN C H，BULT K.A 10-b 500 -M sample/s CMOS DAC in 0.6 mm².IEEE J.Solid-State Circuits，1998，33：1948-1958.

[3] Palmers，STEYAERT M S J.A 10-bit 1.6 GS/s 27 mW current steering D/A converter with 550 MHz 54 dB SFDR bandwidth in 130 nm CMOS.IEEE Trans.CircuitsSyst.I，Reg.Papers，2010，57(11)：2870-2879.

[4] Behzad Razavi.模擬CMOS集成電路設(shè)計[M].陳貴燦，程軍，張瑞智，等譯.西安：西安交通大學(xué)出版社，2002：70-77.

[5] PELGROM M J M，DUINMAIJER A C J，WELBERS A P G.Matching properties of MOS transistors.IEEE J.Solid-State Circuits，1989，24：1433-1440.

[6] LI X Q，WEI Q，QIAO F，et al.Balanced switching schemes for gradient-error compensation in current steering DACs[J].IEICE Trans Elec，2012，95(11)：1790-1798.

[7] RAMASAMY S，VENKATARAMANI B，RAJKUMAR C K，et al.The design of an area efficient segmented DAC.IEEE，2010.

[8] Cong Yonghua，GEIGER R L.Formulation of INL and DNL Yield Estimation in Current-Steering D/A Converter[C]//ISCAS 2002 IEEE international symposium.2002，3：1959.

[9] 薛曉博.高速高精度電流舵數(shù)模轉(zhuǎn)換器關(guān)鍵設(shè)計技術(shù)的研究與實(shí)現(xiàn)[D].杭州：浙江大學(xué)，2014.

[10] 陳鋮穎，楊麗瓊，王統(tǒng).CMOS模擬集成電路設(shè)計與仿真實(shí)例：基于Cadence ADE[J].北京：電子工業(yè)出版社，2013.

作者信息:

王  帥，黃海生，李  鑫，尹  強(qiáng)，李東亞

（西安郵電大學(xué) 電子工程學(xué)院，陜西 西安710121）