劉  超1，2，李  強1，熊永忠2

（1.電子科技大學 微電子與固體電子學院，四川 成都610054；2.中國工程物理研究院 太赫茲中心，四川 成都611731）

    摘  要： 提出了應用0.13μm CMOS工藝設計的具有高隔離度的Ka波段單刀雙擲（Single Pole Double Throw，SPDT）開關。測試結果顯示，在Ka波段此單片開關插損為2.7～3.7 dB，在35 GHz時測得的輸入1 dB壓縮點（P-1 dB）為8 dBm。通過使用并聯NMOS晶體管的拓撲結構并且使用高Q值的匹配網絡，測得的開關在30～45 GHz有33～51 dB的隔離度。此Ka波段單刀雙擲開關芯片的核心面積（die）僅僅為160×180 ?滋m2。

    關鍵詞： Ka波段；單刀雙擲開關；高隔離度；CMOS；T/R開關

    中圖分類號： TN432

    文獻標識碼： A

    DOI：10.16157/j.issn.0258-7998.2016.04.012

    中文引用格式： 劉超，李強，熊永忠. CMOS單片高隔離度Ka波段單刀雙擲開關的設計[J].電子技術應用，2016，42(4)：43-45，52.

    英文引用格式： Liu Chao，Li Qiang，Xiong Yongzhong. CMOS monolithic Ka-band SPDT switch design with high isolation[J].Application of Electronic Technique，2016，42(4)：43-45，52.

0 引言

    如今單片集成電路在微電子領域是非常熱門的研究方向，在通信系統中，開關作為重要的組件電路控制著信號的流動方向。單刀雙擲（Single Pole Double Throw，SPDT）開關尤其重要，它廣泛地應用在T/R組件、移相器、衰減器中。

    在傳統的設計中，開關往往用III-V族半導體(GaAs或者InP)的晶體管或者二極管設計來獲得小的插入損耗^[1-7]。然而，該方法占據比較大的面積而且比較昂貴。隨著硅基工藝的發展，基于CMOS或者SiGe BiCMOS工藝設計的開關也開始流行起來^[2-6]，它們的優勢在于有著較低的成本和較高的集成度。

    在傳統的毫米波SPDT開關的設計中，管子寄生的關斷電容和導通電阻使得開關往往需要折中考慮損耗和隔離度。為了緩解這個問題，我們采用并聯式NMOS管子的設計，將NMOS管子的寄生效應匹配到相應的傳輸網絡中，再采用高Q值的電感設計。相對先前的設計，本文設計的開關可以保證插入損耗在可以接受的條件下同時獲得非常高的隔離度。

1 CMOS工藝

    本開關是基于0.13 μm CMOS設計的，工藝中共有7層金屬，最上面兩層比較厚的金屬(分別為3 μm和2 μm)用于電感設計。相對于III-V族的半導體，硅基工藝襯底有著相對比較大的損耗。為了降低其影響，使用最下層的金屬（0.4 μm）作為地線層來起到一定的屏蔽作用，最上層的金屬（3 μm）用來設計傳輸線。采用此種設計的50 Ω傳輸線寬大約為16 μm，在Ka波段損耗大概0.6 dB/mm。

2 Ka波段高隔離度開關設計

    圖1是NMOS管的等效寄生模型。NMOS管相當于一個四端元件，包括端口G（柵級）、D（漏極）、S（源級）和B（襯底）。主要的寄生電容有柵漏電容C_gd、柵源電容C_gs、源級和漏級到襯底的電容C_db和C_sb。此外，襯底到地的電阻R_b也影響著開關的性能。

    襯底電阻的大小在實際設計中很難有一個準確的模型，因為它取決于晶體管大小、管子條柵的數目、襯底接觸孔的分布，甚至是周圍電路期間的分布^[8-9]，這個模型在代工廠提供的模型中難以準確地體現。基于襯底電阻的復雜性和不確定性，在實際工程中往往采用版圖中的處理使其最大化或者最小化的方式來簡化其模型。

    在開關設計中，一個很大的隔離電阻R_g放置在NMOS管的柵和控制電壓之間，用以減小信號泄露，同時避免柵氧擊穿。在一般的串聯管子開關設計中，想要減小開關的插損就必須選用尺寸比較大的管子。然而，這必然導致寄生的電容也隨之增大，造成關斷時隔離度的下降。因此插損和隔離度的折中限制了管子的選擇。

    在本文提出的結構中，NMOS管作為并聯器件來使用。為了減小襯底電阻的影響，采用盡量減小接觸電阻的方式，在管子周圍放置盡量多的襯底接觸通孔。這樣，襯底電阻可以近似為一個非常小的電阻。對應的關斷情況和導通情況下的等效電路模型如圖2(a)和圖2(b)所示。當開關導通時并聯的NMOS管可以近似為一個到地的小電阻R_on；當開關關斷時，可以近似為一個到地的電容C_off。

    圖3為所設計的Ka波段單刀雙擲開關的原理圖。其主要設計思想就是將關斷情況下NMOS管子的寄生電容加入到匹配網絡中，從而減輕了傳統串聯NMOS開關中插損和隔離度的折中問題。表1所示為此開關的詳細器件參數。

    當V_C是低電平時，T₁和T₂關斷，T₃和T₄導通。圖3(a)的上通路中，串聯電感L₂和T₁、T₂的寄生關斷電容形成了一個π型網絡。同時，電感L₁和兩個C₁也形成了一個π型網絡。信號通路上的高階LC匹配網絡模擬傳輸線可以使得輸入輸出都達到良好匹配，從而獲得相對較寬的帶寬。在導通情況下T₃和T₄的導通電阻比較小，下通路中L₁和C₁形成了在工作頻率上的并聯諧振，從而相對端口1可以是高阻狀態。

    從上述的設計思路可知，工作時的等效電路如圖3(b)所示。關斷情況下的NMOS管(T₁和T₂)可以等效為到地的電容(C₂)，導通情況下的NMOS管子(T₃和T₄)可以等效為到地的小電阻(R_on)。

    為了達到高的隔離度，下通路必須在工作頻率上呈現高阻。并聯諧振的等效阻抗為：

其中Q是整個網絡的品質因子，包括了NMOS管和無源的電感。因此，為了在端口1提供高阻，需要選擇高Q值的器件。

    為了達到盡量高的Q值，需要NMOS管具有盡量小的導通電阻，電感具有盡量高的Q值。應用并聯型的單刀雙擲開關結構，管子關斷時的寄生電容是匹配網絡的一部分，可以選用大尺寸的管子來降低導通電阻而不用犧牲隔離度。

    從表1中看到各參數的值，片上電感的Q值對開關的損耗影響非常大。我們采用單層八角螺旋繞線電感的方式設計了開關中的電感。

    并聯NMOS管子的關斷寄生電容可以根據式(2)使用Y參數計算出來。對于尺寸為60 μm/0.13 μm的管子(10個條柵)在35 GHz時的寄生電容值為46 fF。

    最終，整個開關的設計通過HFSS仿真其無源結構加上代工廠提供的NMOS管子模型在ADS中協同仿真實現。為了減少相鄰通道的信號耦合，在版圖設計中還加入了接地的隔離墻。

3 測試結果

    圖4顯示了加工出來的芯片照片，算上pad一共面積為0.74×0.62 mm²。而此開關芯片的核心面積才0.16×0.18 mm²。

    S參數的測試是在探針臺上用微波的地-信號-地（Ground-Source-Ground）探針進行片上測試。由于此芯片核心面積太小，為了測試方便加了pad和微帶走線后面積稍微增大了一些。

    圖5顯示了仿真和測試的輸入輸出匹配和插損的對比圖。整體結果一致性非常好，只有測試出來的損耗比仿真結果大一些。從30～45 GHz測得的損耗是2.7～3.7 dB之間。這可能是由于高頻下NMOS管子的模型精確度引起的。在30～45 GHz間，測試的輸入和輸出回波損耗都在14 dB以上。測試和仿真的開關隔離度如圖6所示。通過使用并聯NMOS管式的結構和高Q值的電感元件，測試結果顯示從30～45 GHz此開關有33～51 dB的隔離度。這里要說明的是，測試的隔離度比仿真結果還要好是因為實際版圖設計中又加入了接地的隔離帶，而仿真結構中是未將此效應包括在內的。

    開關的功率性能測試由一臺信號源和頻譜儀測試完成。在35 GHz時，此開關的輸入1 dB壓縮點（P_{-1 dB}）為8 dBm。相對來說比較低的功率性能是因為使用體硅（bulk CMOS）的工藝，不能在襯底接觸上引入襯底懸浮(floating body)技術來提高其擊穿電壓進而提高功率性能。

    此開關和文獻中使用硅基工藝（CMOS或者SiGe BiCMOS）設計的Ka波段單刀雙擲開關結果性能對比如表2所示。從對比中可以看出，本文設計的Ka波段單刀雙擲開關用比較小的面積實現了高隔離度和好的輸入輸出匹配。此外，由于體硅工藝所限，開關的功率處理能力相對較低一些。

4 結論

    本文基于0.13 μm CMOS工藝設計了一種高隔離度的Ka波段的單片單刀雙擲開關。通過使用并聯NMOS管子結構，采用高Q值的匹配網絡并且在版圖中采用隔離墻，片上測試結果表明此開關在Ka波段的隔離度可以達到33～51 dB。

參考文獻

[1] MIZUTANI H，IWATA N，TAKAYAMA Y，et al.Design considerations for traveling-wave single-pole multi-throw MMIC switch using fully distributed FET[J].IEEE Transactions on Microwave and Theory Techniques，2007，55(4)：664-671.

[2] MIN B W，CHANG M，REBEIZ G M.SiGe T/R modules for Ka-Band phased arrays[C].IEEE Compound Semiconductor Integrated Circuit Symposium，Portland：IEEE，2007：1-4.

[3] POH C H J，SCHMID R L，CRESSLER J D，et al.An X-Band to Ka-Band SPDT switch using 200 nm SiGe HBTs[C].IEEE Silicon Monolithic Integrated Circuits in RF Systems，Santa Clara：IEEE，2012：183-186.

[4] MIN B W，REBEIZ G M.Ka-band low-loss and highisolation switch design in 0.13 μm CMOS[J].IEEE Transactions on Microwave and Theory Techniques，2008，56(6)：1364-1371.

[5] HETTAK K，ROSS T，WIGHT J，et al.DC to 70 GHz 90 nm 3D CMOS SPDT using elevated CPW and CPS series stubs[C].IEEE International Microwave Symposium，Baltimore：IEEE，2011：1-4.

[6] CHAO S F，KUO C C，TSAI Z M，et al.40 GHz MMIC SPDT and multiple-port bandpass filter-integrated switches[J].IEEE Transactions on Microwave and Theory Techniques，2007，55(12)：2691-2699.

[7] ZHENG X，TREMBLAY J C，HUETTNER S E，et al.Ka-band high power GaN SPDT switch MMIC[C].IEEE Compound Semiconductor Integrated Circuit Symposium，Monterey：IEEE，2013：1-5.

[8] ENZ C.An MOS transistor model for RFIC design valid in all regions of operation[J].IEEE Transactions on Microwave and Theory Techniques，2002，50(1)：342-359.

[9] HAN J，SHIN H.A scalable model for the substrate resistance in multi-finger RF MOSFETs[C].IEEE MTT-S International Microwave Symposium Digest Philadelphia：IEEE，2003：2105-2108.