0 引言

    隨著電子技術的飛速發展，集成電路越來越朝著高頻、高速、高集成度、多功能、低功耗方向發展。為了滿足提高集成度、低功耗的要求，現代集成電路的工作電壓越來越低，主流的LSI技術已經將電源電壓降低到2 V以下。對于集成電路中的許多模塊，例如EEPROM、Flash存儲器、電源管理模塊、音視頻編解碼、圖像傳感電路，都需要比電源電壓很高的供電電壓。為了產生很高的片內電壓為EEPROM或者Flash存儲器進行編程，開關電容技術得到了廣泛的應用。

    傳統的開關電容電路功耗大，為解決此類問題，現代電路中常采用電荷泵結構。電荷泵電路是一種應用電容電荷積累效應來產生低于電源電壓或者高于電源電壓的電路。大多數電荷泵電路都是基于Dickson電荷泵，經典Dickson電荷泵電路中采用二極管作為開關器件^[1]。目前主流電荷泵電路中都采用柵漏短接的MOS管代替二極管作為開關器件。然而，前級的高輸出電壓和體效應的影響會造成閾值電壓的增加，當級數增加時會嚴重降低電荷泵的效率，此外MOS管的反向電荷分享現象限制了電荷泵電路性能的提高^[2，3]。針對這些問題，本文在對Dickson電路分析的基礎上，設計了一種新型的電荷泵電路，該電路能實現很高的穩定輸出電壓。

1 電荷泵原理

    N階Dickson電路原理圖如圖1所示(CP1)。圖1中，CLK和是兩相非重疊時鐘，為了獲得最大的輸出電壓，時鐘幅度一般與電源電壓相同。C₁～C_n+1是等值的耦合電容，每個耦合電容的的下端依次與CLK和連接，上端與柵漏短接的NMOS管連接。柵漏短接的NMOS管作為Dickson電荷泵中的二極管，所有NMOS管的襯底都接地。當CLK為0時，M0導通，電源V_DD對電容C₁充電，當電容兩端壓降為V_DD-V_th時停止充電，V_th為NMOS的閾值電壓。當CLK為1時，C₁的上極板電壓突變為2V_DD-V_th，此時為0，M1導通，電荷流過M1對C₂充電，當電容兩端壓降為2V_DD-2V_th時停止充電。這樣，電荷就從左邊傳遞到了右邊，當每一級的時鐘信號為高電平時，前級信號為低電平，由于二極管的單向導通性，前級二極管截止，電荷無法從右邊傳到左邊。這樣電荷就源源不斷地從電源傳輸到輸出端，每經過一級電壓升高，從而在輸出端得到所需的高壓^[4]。

    圖1中，每一個時鐘周期第n+1節點和第n個節點之間的電勢差為電荷泵的增益，由下式給出：

    其中C_S是襯底的耦合電容，V_φ是時鐘的幅度，一般為電源電壓。因此當第N個二極管導通瞬間，輸出電壓為：

    式(2)給出了理想情況下的輸出電壓。然而，電荷泵的輸出負載會產生一定的負載電流，因此需要對式(2)作一定的修正。假設V_L為由于負載在每一級引起的壓降，由下式給出：

    其中I_out為輸出負載電流，f為時鐘頻率。考慮負載引起的電壓降，式(2)修正為：

    電路中用柵漏短接的NMOS管當做二極管，NMOS管的襯底接地，源端電壓隨級數增大而增大，因此NMOS管的閾值電壓也隨級數的增大而增大，將V_th改寫為V_th0+ΔV_t，其中V_th0為NMOS管的本征開啟電壓。考慮襯底電容、負載電流、體效應的影響，電荷泵的單級增益由下式給出：

    電荷泵電路中，只有當單級增益大于零，才可以通過增加電荷泵的級數來增加輸出電壓，但是由式(5)可以看出，隨著電荷泵級數增大，由于體效應的影響，NMOS管的閾值電壓越來越大，當某一級的閾值電壓足夠大使得ΔV=0時，輸出電壓達到最大值，不會隨著電荷泵級數增大而增大。

    為了消除或者緩解閾值電壓的損失，文獻[5]提出了一種改進型電荷泵結構，電路結構如圖2所示，該電路的優點在于改變了開關管的襯底連接方式。利用某一級的輸入電壓和輸出電壓的電壓變化，襯底和開關管的源端和漏端的較高電壓端連接（實際的漏端），消除了體效應帶來的閾值電壓增大的問題，實現了較高的電壓增益，有效抑制了襯底漏電流，但是也在一定程度上減小了電導，且啟動時間較長^[5]。

2 改進型電荷泵

    為了產生足夠高的電壓，基本Dickson電荷泵級數也隨之增加，但是用作二極管的MOS管的體效應也越來越嚴重，因此電荷泵的增益也越來越低。如果EEPROM或者Flash存儲器需要很高的編程電壓(15 V或以上)，而電源電壓為3.3 V或者更低，Dickson電荷泵的輸出電壓就很難滿足要求。因此提出了一種改進型電荷泵電路結構（CP3），其中單級結構如圖3所示。

    圖3的單級結構由四個高壓PMOS管，兩個交叉耦合的高壓NMOS管和三個電容組成。C₁和C₂是等值的耦合電容，CLK和是兩相不重疊時鐘，為了獲得最大的輸出電壓，時鐘的幅度一般與電源電壓相同。上一級的輸出電壓從M1和M2管的漏極輸入，第一級輸入接電源電壓。當CLK為1時，M1管的柵極為高電平，M1管導通，PMOS管M3和M5截止，電荷流過M1管并對C₂充電。M2管處于截止狀態，當C₂兩端的電壓較小時，M4和M6導通，電荷流過M4和M6并對電容C₃充電，電容C₃的端電壓提供M3-M6襯底的偏置電壓。輸出電壓為M4的漏端電壓。當CLK為0時，為1，M1、M4和M6截止，M2、M3和M5導通，電荷流過M2管并對電容C₁進行充電。M1管處于截止狀態，當C₁兩端電壓較小時，M3和M6導通，電荷流過M3和M5并對電容C₃充電。至此完成了三個電容的預充電過程。

    當電容C₁、C₂和C₃上存儲有一定電荷并帶有電勢差后，CLK再為1，M1的柵極電壓為V_DD+V_C1，此電壓使電荷流過M4和M6并對偏置電容C₃進行充電，使C₃的端電壓隨之升高，輸出電壓也隨之升高。當CLK再為0，為1，M2管導通并對電容C₁充電，補充前半個時鐘周期對C₃充電損失的電荷。以第一級為例，輸出電壓近似為兩個電源電壓之和。

    現討論此電荷泵與基本Dickson相比的優點，主要考慮閾值電壓的影響，忽略襯底電容、負載電流的影響。對于Dickson電荷泵，假設第n-1級的輸出電壓為V_n-1，當CLK為0時，傳遞到第n級（假設n為奇數）的耦合電容上的電壓為V_n-1-V_th，電壓增益為V_DD-V_th，且隨著前級電壓的增大，二極管連接的NMOS管的閾值電壓不斷增大，每一級的電壓損失也越來越大，電壓增益隨之降低。以第n級為例，對于改進型電荷泵CP3，采用NMOS作為傳輸管，在預充電過程完成后，CLK為1、為0時，M1的柵極電壓近似為V_DD+V_n-1，漏端電壓為V_n-1，源端電壓不大于漏端電壓，故V_GS1=V_DD。當滿足V_GS1=V_DD>V_th1，M1管恒導通(V_GD1>V_GS1>V_th1，M1工作在線性區)，流過M1的電流對電容C₂充電，隨著C₂上的壓降不斷增大，流過M1的電流不斷減小，最終電流為零，根據平方率公式，也即M1的V_DS=0。所以最終電容C₂上的壓降為V_n-1，也即單級增益為V_DD。

    對比Dickson電荷泵和本文設計的新型電荷泵，可知新型電荷泵CP3的單級增益基本恒定且遠大于Dickson電荷泵的單級增益，即基本消除了閾值電壓的影響。

3 仿真結果

    本文使用華虹NEC的0.35 μm CMOS工藝模型，在Cadence平臺上利用Spectre工具對所設計的電路進行仿真，其中MOS管采用高壓管模型。仿真環境設置如下：仿真溫度27 ℃，電源電壓3.3 V，時鐘頻率20 MHz，耦合電容1 pF，偏置電容100 fF，負載電容10 pF。圖4給出了不同電源電壓下CP1-CP3的輸出電壓曲線。圖5給出了不同級數的CP1-CP3的輸出電壓曲線。圖6給出了在相同仿真環境情況下(電源電壓為3.3 V)，5級電荷泵CP1-CP3輸出電壓的比較。

    圖4顯示，在相同仿真環境下，電荷泵CP1-CP3的輸出電壓都隨著電源電壓的增大而增大，對于某一給定的電源電壓，本文設計的新型電荷泵CP3的輸出電壓最高。

    圖5顯示，在相同仿真環境下，電荷泵CP1-CP3的輸出電壓隨著電荷泵級數的變化而變化。對于基本電荷泵CP1，輸出電壓變化很小，對于CP2，在3-6階內，輸出電壓隨著級數增大而增大，因此可以通過增大CP2的級數獲得較大的輸出電壓。對于本文設計的新型電荷泵CP3，在級數達到4級時輸出電壓達到最大值，實現了在較低級數下獲得較大輸出電壓的功能。

    圖6所示為在相同仿真環境情況下(電源電壓為3.3 V)，五級CP1、CP2電荷泵和本文設計的5階新型電荷泵輸出電壓仿真結果的比較。由仿真結果可以看出，在相同級數條件下，基本Dickson電荷泵CP1雖然啟動時間較短，但是由于受到體效應的影響，輸出電壓只能達到6 V，電荷泵CP2雖然在基本電荷泵CP1基礎上輸出電壓提升了一倍，但是11 V的輸出電壓還是低于Flash或EEPROM的編程電壓。而本文設計的新型電荷泵CP3就很好地克服了這個缺點，輕松實現了15 V左右的高壓，可以對Flash或EEPROM進行讀寫。

4 結論

    本文在對基本Dickson電荷泵進行分析基礎上，針對隨著電荷泵級數增加，體效應的影響越來越嚴重的問題，設計了一種新型的電荷泵結構。該結構采用交叉耦合的NMOS開關管傳輸電荷，基本消除了體效應的影響，提高了電壓增益，可以在相同級數條件下，輸出比基本Dickson電荷泵高得多的電壓，從而為EEPROM提供穩定的擦、讀、寫電壓。

參考文獻

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