摘  要： 隨著新一代飛機機載電子設備綜合化、智能化的發展，系統對機載電子設備的處理能力需求越來越高。借鑒國外高性能嵌入式計算機的設計原則，設計了一種基于高性能處理器PowerPC8640的通用處理模塊，并對部分功能單元的設計進行描述。該模塊具有數據處理能力強、功能擴展性強、通用性強、集成度高、高速外部串行總線接口等特點，具有較高的應用價值，目前該模塊已經應用于多種機載電子設備中。

關鍵詞： PowerPC8640；通用處理；嵌入式處理；ASAAC結構

0 引言

　　隨著新一代戰機的出現和戰技指標需求的不斷攀升，機載航電設備作為航空電子產品中的重要一員，其功能和性能也要得到不斷的完善和提高，同時體積和重量卻要求不斷減小，以滿足戰機的作戰需求。功能的完備和性能的提高帶來了大量數據的處理需求，需要高性能的處理器完成相關的任務，體積和重量的減少要求產品上的器件密度越來越高。本文主要介紹基于PowerPC8640處理器的高性能高集成度的通用處理模塊的設計，它采用通用化設計思想、標準的ASAAC結構以及可配置性的設計，可用于多種機載電子系統[1]。

1 系統概述

　　本文所描述的通用處理模塊是基于PowerPC8640高性能處理器，設計采用兩片PowerPC8640，周邊配置有存儲器（包括DDR2、Flash和NvRAM）、看門狗、高速RapidIO接口、高速串行接口、CAN總線、離散量接口、422接口、485接口、溫度監控、RTC和調試接口等資源。模塊設計采用兩塊印制板，其結構圖如圖1所示。

　　模塊的結構采用標準的ASAAC結構，模塊盒體尺寸（不包括連接器）為233.4 mm×160mm×24mm，散熱方式為傳導散熱，通過模塊的鎖緊條傳導到機箱進行散熱。

2 模塊平臺介紹

　　2.1 PowerPC8640處理器簡介

　　PC8640屬于PowerPC的處理器，目前已在國外數據處理與信號處理中采用。一片PC8640中提供1個e600內核，主頻最高可達1.25 GHz，e600內核提供1 MB的高帶寬、低延遲的L2 cache，設計中主頻設為1 GHz。

　　PC8640有兩個64位的DDR2控制器接口，最高工作頻率533 MHz。PC8640處理器使用e600核和高速內部互連技術來平衡處理器的性能與I/O系統的吞吐率。

　　PC8640配置了兩種靈活的高性能I/O接口。一種是×1、×2、×4、×8 PCI Express接口，采用PCI-E總線實現板級高性能設備的串行點對點互連；另一種是1×、4×線串行RapidIO接口，由于RapidIO總線具有軟件開銷小、配置簡單、硬件糾錯等特點，且支持存儲器映射和包傳輸機制，非常適合作為底板接口。

　　PC8640還配置了4個以太網控制器，支持10 Mb/s，100 Mb/s和1 000 Mb/s速率通信。每個以太網控制器可以轉換為FIFO模式實現高效ASIC互連。

　　此外PC8640還配置有UART接口、中斷控制器、DMA控制器、GPIO等資源[2]。

　　設計采用兩片PC8640處理器，每片處理器的存儲器資源、調試接口、溫度檢測、RTC資源獨立，其他資源如離散量、422接口、485接口等資源是共用的。

　　2.2 其他資源設計

　　模塊的存儲器包括DDR2存儲器、Flash存儲器和NvRAM存儲器。PC8640對外提供DDR2接口和HLP總線接口。PC8640的DDR2接口外接64位數據寬度的1 GB的DDR2 SDRAM；PC8640的HLP總線接口外接Flash和NvRAM。

　　PC8640對外提供兩路I2C總線，分別連接實時時鐘和溫度監測芯片，提供RTC和溫度監測功能。

　　PC8640對外提供調試接口，包括串口、以太網接口和JTAG接口，用于處理器以及軟件的調試。

　　處理器PC8640集成兩個高速串行I/O接口（Serdes1和Serdes2），設計中將每個處理器的兩個Serdes接口設置為×4 PCI-E模式和×4 RapidIO模塊。Serdes1接口連接處理器和高速串行接口，用于實現高速串行接口通信控制，接口為PCI-E總線；Serdes2接口連接處理器和RapidIO交換芯片，接口為RapidIO總線。RapidIO交換芯片配置為3個4×RapidIO接口，10個1×RapidIO接口。4×RapidIO接口其中2路接處理器，1路引到底板；1× RapidIO接口10路引到底板上。

　　高速串行接口實現2路，其中一路協議處理采用固定的邏輯版本；另外一路協議處理根據系統應用需要，可通過處理器控制加載不同的邏輯版本。兩路高速串行接口的傳輸介質為光接口，通過光電轉換芯片連接到底板連接器。

　　422、485接口采用IP核在FPGA內部實現，處理器通用HLP總線控制422、485接口的收發數據。

　　模塊對外提供5路CAN總線接口，采用協議芯片實現，CAN總線接口掛在處理器控制FPGA下，接口采用SPI接口。

　　模塊對外提供多路差分的TTL輸入輸出信號、多路LVDS輸入輸出信號、多路LVTTL輸入輸出信號、多路MLVDS輸出信號以及多路Aurora總線接口。

　　底板連接器為帶光纖接口的數字連接器，A腔包含2芯光纖接口和135芯低頻接觸件，B腔包含252芯低頻接觸件。

3 設計要點

　　3.1 高速接口重加載設計

　　由于本文設計的是通用處理模塊，高速串行接口也要適應多種機載電子設備，不同設備的配置共包括：2路高速串行接口、1路雙余度的高速串行接口、1路單余度的高速串行接口等。高速串行接口的邏輯規模很大，因此將高速串行接口設計為2路，一路可重加載，另一路為固定的邏輯。下面說明高速串行接口重加載的設計實現。

　　加載控制電路的設計框圖如圖2所示。

　　加載控制、狀態信號采用3.3 V電壓，通過處理板FPGA控制，輸出給CPLD，實現對邏輯重加載的控制。加載控制信號通過3個控制離散量分別表示3個不同邏輯狀態，通過一個控制信號指示邏輯重載開始，通過處理器控制。加載控制時序如圖3所示。

　　加載及控制流程說明如下：

　　（1）處理器的控制FPGA和CPLD中，重加載設計默認狀態都為001，CPLD上電后固定加載PROM0中的邏輯；

　　（2）處理器啟動后，根據系統要求，首先判斷加載的默認狀態高速串行接口邏輯是否為系統所需要的，如果是，則處理器不再發起重加載，如果不是，則先設置加載控制離散量狀態（每位設置為“1”，表示加載對應位的PROM中的邏輯；為“0”，表示不加載），然后將加載控制離散量置位為“1”，啟動加載，此時處理器軟件檢測邏輯加載狀態信號，在該信號為“1”后，表示加載完成，可對設備進行初始化；

　　（3）CPLD在加載控制信號的上升沿啟動加載，通過控制FPGA的Program_B信號控制邏輯重載[3]；

　　（4）CPLD在完成邏輯加載后（判斷FPGA給出的Done信號為“1”），處理器發起邏輯復位操作，在復位結束后，將加載完成狀態離散量置位為“1”；

　　（5）處理器軟件在判斷邏輯加載完成，將加載控制信號重新置位為“0”，以便于下次可用于邏輯重載。

3.2 軟件設計

　　由于設計的是通用處理模塊，在軟件方面也需要滿足多種機載電子設備的要求。處理器、存儲器資源、接口資源在不同設備中是相同的，軟件也完全相同。而高速串行接口在不同的設備中有不同的需求，驅動不同，因此在軟件設計時，考慮到多種設備中使用同一款軟件，需將不同的高速串行接口驅動固化在Flash的不同地址，根據系統設備需求，加載相應的軟件驅動，具體實現如下：模塊加電后，處理器需到Flash取指令，初始化模塊，引導運行操作系統以及應用程序。因此在模塊初始化完成后，設置選項，通過不同的參數選擇不同軟件驅動，以適應不同設備的需求。如參數設置為0，模塊操作系統啟動后，加載第一種設備的高速串行接口驅動以及其他驅動，這樣應用程序啟動后可直接調用相關的驅動函數。如果參數設置為1，模塊操作系統啟動后，加載第二種設備的高速串行接口驅動以及其他驅動，參數設置為2，加載第三種設備的高速串行接口驅動以及其他驅動。該參數固定在Flash中，不會隨著模塊下電而消失，用戶只需要設置一次，下次模塊上電后，會根據已經設置好的參數加載相應驅動，如需改用其他設備，只需要修改一次參數即可。

4 結論

　　本文結合高性能的PowerPC8640處理器的特征，設計了一種雙處理器的通用處理模塊，對外提供高速串行接口、CAN總線、RapidIO總線、422接口、485接口、多種形式的離散量接口以及處理器的調試接口，高速串行接口可適用于多種電子設備。該模塊設計的目的是為了滿足新一代飛機多種機載設備的需要，與系統中其他設備進一步綜合，使機載設備整體性能達到最優，該模塊具有很大的應用價值。

參考文獻

　　[1] 湯艷飛，文敏華.基于MPC8640D處理系統的技術研究[J].航空計算技術，2012，42（1）：120-122.

　　[2] Freescale Semiconductor， Inc. MPC8640DRM[EB/OL].  （2008-07-xx）[2014-10-31].http：//www.freescale.com.

　　[3] Xilinx， Inc. Virtex-5 FPGA Data Sheet[EB/OL]. （2008-07-xx）[2014-10-31].http：//www.xilinx.com.