0 引言

    裸眼3D技術(shù)利用LCD面板顯示左右眼圖像來實(shí)現(xiàn)3D效果，其制作工藝與現(xiàn)有LCD液晶工藝兼容，具有較明顯的成本優(yōu)勢。裸眼3D設(shè)備實(shí)現(xiàn)立體效果需要特定的視頻格式的支持，目前裸眼3D視頻的實(shí)現(xiàn)主要將具有視差的立體圖像的左右眼視圖先分離后融合，裸眼3D視頻的字幕大多是2D字幕，本文在某款8英寸光屏障式裸眼3D屏的工作原理下提出裸眼3D字幕顯示算法。

    FPGA可編程的靈活性、時(shí)序控制能力強(qiáng)和高速并行的處理能力使之在數(shù)據(jù)處理領(lǐng)域應(yīng)用廣泛。本文利用FPGA搭建硬件平臺(tái)，通過Verilog的編寫，實(shí)現(xiàn)裸眼3D液晶屏?xí)r序的FPGA控制，最終在裸眼3D液晶屏上驗(yàn)證顯示，實(shí)驗(yàn)效果良好，可為裸眼3D視頻的3D字幕匹配以及裸眼3D廣告等提供支持。

1 裸眼3D圖像顯示算法

    裸眼3D顯示器利用人雙眼具有視差的特性，在不佩戴眼鏡等輔助設(shè)備的情況下，使左眼和右眼獲得各自應(yīng)該獲得的圖像，從而獲取具有立體效果的新型顯示器。本文采用的裸眼3D屏采用光屏障式技術(shù)。該3D屏幕基于TFT-LCD的線光源照明原理，在屏幕形成奇偶列交錯(cuò)的兩個(gè)顯示單元，將屏幕上的視差圖像分別送到左右眼中，再通過大腦立體融合，形成立體視覺效果。

    在立體顯示器上，按屏幕列像素進(jìn)行屏幕的分區(qū)，所使用的8寸3D屏顯示分辨率為800×600。分區(qū)時(shí)左眼視圖顯示區(qū)對(duì)應(yīng)屏幕的奇數(shù)列像素，相對(duì)應(yīng)的右眼視圖顯示區(qū)則為屏幕的偶數(shù)列像素。因此整個(gè)屏幕就分為左眼視圖區(qū)像素矩陣400(列)×600(行)和右眼視圖區(qū)像素矩陣400(列)×600(行)。整個(gè)屏幕像素可以用矩陣P_2D來表示，i、j分別表示3D屏的行坐標(biāo)和列坐標(biāo)，f(i、j)表示每個(gè)像素點(diǎn)的顏色值，用P_3DL、P_3DR表示左眼視區(qū)像素矩陣和右眼視區(qū)像素矩陣：

    因此屏幕上的像素矩陣為左右視區(qū)圖像像素矩陣的組合：P_2D=P_3DL+P_3DR。裸眼3D字幕進(jìn)行顯示時(shí)需滿足兩個(gè)條件：

    (1)數(shù)據(jù)寫入屏幕時(shí)需偏移一定的像素以造成視差；

    (2)數(shù)據(jù)按照P3DL矩陣形式完整寫入裸眼3D屏。

2 裸眼3D屏?xí)r序分析

    LCD采用SYNC模式進(jìn)行驅(qū)動(dòng)。為確保數(shù)據(jù)正確地輸入，在寫數(shù)據(jù)到屏幕時(shí)需遵從其特有的時(shí)序約束條件。所使用的裸眼3D屏兼容2D模式，通過switch信號(hào)進(jìn)行切換。設(shè)計(jì)中，OUTDE信號(hào)是HS、VS信號(hào)的綜合，OUTDE信號(hào)作為使能控制數(shù)據(jù)的有效輸入。裸眼3D液晶屏正常工作需要兩個(gè)時(shí)鐘輸入：40 MHz和60 Hz。40 MHz作為DCLK，產(chǎn)生計(jì)數(shù)器cnt_h、cnt_v和OUTDE信號(hào)；60 Hz由60 MHz進(jìn)行一萬分頻產(chǎn)生，用于3D顯示。VESA標(biāo)準(zhǔn)中LCD顯示需要各自的同步脈沖、顯示前沿、顯示時(shí)序段和顯示后沿，各段像素分布如表1所示。3D屏的DE模式時(shí)序如圖1所示。

3 硬件搭建

3.1 總體框架

    利用Verilog或VHDL的硬件描述語言完成電路設(shè)計(jì)，經(jīng)過綜合之后燒錄至FPGA進(jìn)行驗(yàn)證測試，是如今IC設(shè)計(jì)驗(yàn)證的主要方式。FPGA具有功耗低、設(shè)計(jì)周期短、開發(fā)成本低和豐富的觸發(fā)器及I/O等特點(diǎn)，系統(tǒng)采用基于FPGA的實(shí)現(xiàn)方式。

    FPGA選用Altera Cyclone II系列的EP2C8Q208C8，EP2C芯片具有8256個(gè)邏輯資源，36個(gè)M4K RAM塊，2個(gè)PLL鎖相環(huán)，18個(gè)嵌入式乘法器，總RAM比特?cái)?shù)達(dá)165 888。FPGA的接口信號(hào)有：RGB像素?cái)?shù)據(jù)線、OUTDE（顯示數(shù)據(jù)有效信號(hào)）、DISP（3D液晶屏顯示開關(guān)，本系統(tǒng)直接加10 kΩ電阻拉高）、OUTCLK（像素時(shí)鐘）、CLK60（3D顯示時(shí)鐘）。FPGA將字幕數(shù)據(jù)處理之后輸入3D液晶屏的接口，系統(tǒng)總體框圖如圖2所示。

3.2 LED驅(qū)動(dòng)電路設(shè)計(jì)

    3D液晶屏的正常工作，除滿足時(shí)鐘輸入條件外，還需要供電電壓23.4 V，供電電流300 mA，功率為23.4×0.3=7.02 W，為保持LED亮度均勻，緩解串并聯(lián)方式的不均流問題，LED背光驅(qū)動(dòng)電路選用恒流驅(qū)動(dòng)方式。電路選用XL6004芯片，XL6004是具有400 kHz固定頻率的升壓恒流驅(qū)動(dòng)器，輸入電壓3.6 V～32 V，可驅(qū)動(dòng)16顆串聯(lián)1 W功率的LED，且輸出電流可通過芯片F(xiàn)B引腳連接的電阻設(shè)定。

4 FPGA邏輯設(shè)計(jì)

    為完成數(shù)據(jù)按照寫入屏幕時(shí)需偏移一定的像素以造成視差和按照P_3DL、P_3DR矩陣形式完整寫入裸眼3D屏的條件，F(xiàn)PGA的邏輯設(shè)計(jì)應(yīng)該包括系統(tǒng)控制模塊、LCD驅(qū)動(dòng)模塊、單口ROM的建立。EP2C8Q208C8的外部輸入時(shí)鐘為50 MHz，LCD驅(qū)動(dòng)模塊的OUTCLK為40 MHz，用于3D的60 Hz則是通過60 MHz進(jìn)行一萬分頻產(chǎn)生，因此在系統(tǒng)控制模塊中通過PLL鎖相環(huán)使得該模塊具有時(shí)鐘管理功能，產(chǎn)生40 MHz和60 MHz 2個(gè)時(shí)鐘信號(hào)，同時(shí)利用D觸發(fā)器和與非門組成邊沿檢測確保復(fù)位信號(hào)的穩(wěn)定。單口ROM用于存儲(chǔ)字幕數(shù)據(jù)，LCD模塊通過對(duì)時(shí)序的控制實(shí)現(xiàn)將字幕數(shù)據(jù)正確寫入3D液晶屏。FPGA邏輯設(shè)計(jì)結(jié)構(gòu)圖如圖3所示。

    數(shù)據(jù)通過軟件以逐列式的方式生成，假設(shè)輸入字幕為W，長寬像素為128×128，生成的十六進(jìn)制文件轉(zhuǎn)換為mif文件時(shí)選擇128 bit data，便于在LCD控制讀取數(shù)據(jù)時(shí)只需關(guān)注列像素的變化。利用EP2C內(nèi)部M4K資源建立單口只讀ROM，建立時(shí)將mif文件導(dǎo)入。LCD模塊控制從ROM中按照奇數(shù)列插值的同時(shí)按照偶數(shù)列插值并作像素偏移的順序讀出字幕數(shù)據(jù)。根據(jù)有效位的判斷，相應(yīng)的賦予RGB值。從ROM中讀取數(shù)據(jù)部分Verilog編寫如下： 

wire valid=((cnt_h>10′d360)&&(cnt_h<=10′d616))&&(cnt_v>=10′d255)&&(cnt_v<=10′d383)；

wire [8:0] rom_addr=cnt_h[9:0]-9′d360；

…  

if (valid==1′b1)

    if(rom_data[7′d127-cnt_v[6:0]]==1′b1)begin

red<=8′b1111_1111；green<=8′b0000_0000；

blue<=8′b0000_0000;end

    讀取數(shù)據(jù)時(shí)rom_addr與rom_data必須在同一邏輯原點(diǎn)，由于有效顯示是從cnt_h=360開始，所以rom_addr(mif文件的原點(diǎn)地址應(yīng)該是rom_addr=cnt_h[9:0]-9′d360；相對(duì)應(yīng)的由于縱坐標(biāo)cnt_v從255開始，255的二進(jìn)制為1111_1111，同時(shí)需要保證rom_data的第一個(gè)數(shù)據(jù)的序號(hào)也為0，取cnt_v的后七位即cnt_v[6:0]，參考縱坐標(biāo)有效開始，7位都取1，轉(zhuǎn)換為十進(jìn)制即為7′d127。

5 仿真分析與實(shí)驗(yàn)

    Quartus軟件提供了嵌入式邏輯分析儀以便進(jìn)行在線調(diào)試，將sof配置文件導(dǎo)入硬件平臺(tái)可以捕獲FPGA邏輯設(shè)計(jì)實(shí)現(xiàn)裸眼3D字幕顯示的信號(hào)和數(shù)據(jù)。圖4為使用該邏輯分析儀的部分信號(hào)波形圖截圖。

    從圖中可看出，DE信號(hào)由DE_h和DE_v決定，當(dāng)兩者都為1時(shí)，DE信號(hào)有效，數(shù)據(jù)有效顯示。每次從ROM中讀出128 bit數(shù)據(jù)，為簡化時(shí)序控制和完成奇數(shù)列和偶數(shù)列的插值，每完成一次ROM中字幕數(shù)據(jù)的讀取，就插入128 bit的128′d0。

    系統(tǒng)使用8寸裸眼3D液晶屏進(jìn)行實(shí)驗(yàn)，完成字幕數(shù)據(jù)的完整讀取和正確插值，系統(tǒng)工作正常，復(fù)位穩(wěn)定。只進(jìn)行單獨(dú)奇數(shù)列和偶數(shù)列插值的比較圖如圖5所示。所拍角度下左邊為只進(jìn)行奇數(shù)列插值字幕A，右邊為只進(jìn)行偶數(shù)列插值，在不同角度觀看下，左右兩個(gè)字幕A亮度會(huì)有差別且觀察下具有一定的深度感。

    裸眼3D的效果需要人們大腦的立體融合，使用相機(jī)不能展現(xiàn)所實(shí)現(xiàn)的效果，圖6(a)為完成完整插值后2D模式下效果圖，圖6(b)為透過相機(jī)觀看3D模式下效果，可看出字幕的視差效果。

6 小結(jié)

    裸眼3D技術(shù)具有廣闊的發(fā)展和市場前景，本文利用FPGA實(shí)現(xiàn)了裸眼3D液晶屏?xí)r序的控制，并基于裸眼3D技術(shù)提出裸眼3D顯示算法原理，通過FPGA完成字幕數(shù)據(jù)的正確讀取與插值，實(shí)現(xiàn)較好的3D顯示效果，為裸眼3D液晶屏的顯示和時(shí)序控制提供支持，同時(shí)也可用于裸眼3D廣告機(jī)等。系統(tǒng)工作穩(wěn)定可靠，具有較好的通用性。

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