0 引言

    隨著工藝尺寸不斷縮小，元件失配限制了Nyquist頻率ADC實(shí)現(xiàn)精度。而Sigma-Delta ADC基于過(guò)采樣及噪聲整形技術(shù)，不受采樣/保持電路匹配精度對(duì)分辨率的影響，能夠獲得14 bit以上有效位數(shù)，因而被廣泛用于中低速、高精度模數(shù)轉(zhuǎn)換領(lǐng)域，如電子測(cè)量、地磁傳感、音頻設(shè)備中等^[1]。

    Sigma-Delta ADC包含調(diào)制器和數(shù)字濾波器兩部分。調(diào)制器采用過(guò)采樣和噪聲整形技術(shù)，將帶內(nèi)量化噪聲調(diào)制到高頻處；后接數(shù)字濾波器進(jìn)行低通濾波的同時(shí)，將輸出降到Nyquist頻率。本文根據(jù)實(shí)際應(yīng)用要求，基于SMIC 180 nm混合信號(hào)工藝，實(shí)現(xiàn)了一種應(yīng)用于音頻信號(hào)的16 bit Sigma-Delta A/D轉(zhuǎn)換器。

1 Sigma-Delta調(diào)制器結(jié)構(gòu)設(shè)計(jì)

    由z域分析可知，輸入信號(hào)x(z)通過(guò)L階Sigma-Delta調(diào)制器后，輸出信號(hào)如式(1)所示，其中e(z)為量化噪聲。

    由上式可知，輸入信號(hào)延時(shí)了L個(gè)時(shí)間單位，而噪聲被L階整形。Sigma-Delta ADC轉(zhuǎn)換精度由通帶內(nèi)信噪比(SNR)決定，理想L階Sigma-Delta ADC的SNR可表示為^[2]：

    其中OSR為過(guò)采樣率，N為量化器位數(shù)。由上式可知，通過(guò)增加調(diào)制器階數(shù)、過(guò)采樣率或量化器位數(shù)都可以有效地提高信噪比^[3]。

    本次設(shè)計(jì)采用1 bit量化mash2-2結(jié)構(gòu)。由式(2)計(jì)算可知，為實(shí)現(xiàn)16 bit的量化精度，并為電路設(shè)計(jì)留有一定的裕量，選擇64倍過(guò)采樣率。調(diào)制器的simulink模型如圖1所示。

    H₁(z)、H₂(z)為數(shù)字抵消邏輯，其傳輸函數(shù)分別為z^-2、(1-z^-1)²。通過(guò)大量仿真驗(yàn)證，最終選取系數(shù)見(jiàn)表1。理想條件下，系統(tǒng)信噪比為107 dB，滿足設(shè)計(jì)要求。

2 Sigma-Delta調(diào)制器電路設(shè)計(jì)

    本次設(shè)計(jì)的Sigma-Delta調(diào)制器包括開(kāi)關(guān)電容積分器、量化器、開(kāi)關(guān)電路等模塊。

2.1 柵壓自舉開(kāi)關(guān)和傳輸門(mén)開(kāi)關(guān)

    開(kāi)關(guān)的非線性導(dǎo)通電阻、閾值電壓變化等都會(huì)引入諧波失真，都會(huì)影響信號(hào)的無(wú)雜散動(dòng)態(tài)范圍。本次設(shè)計(jì)中采用柵壓自舉開(kāi)關(guān)以及傳輸門(mén)來(lái)實(shí)現(xiàn)模擬開(kāi)關(guān)。柵壓自舉技術(shù)使得NMOS開(kāi)關(guān)的V_gs不隨輸入電壓的變化而變化，進(jìn)而提高開(kāi)關(guān)的線性度。往往用在ADC最前端。具體實(shí)現(xiàn)結(jié)構(gòu)如圖2所示。

    當(dāng)時(shí)鐘信號(hào)clk為高電平時(shí)，開(kāi)關(guān)管M7的柵壓為0 V，M3和M8導(dǎo)通使電容C3充電至vdd；當(dāng)clk為低電平時(shí)，M3和M8關(guān)斷，M4、M6導(dǎo)通，使得開(kāi)關(guān)M7柵源電壓為C3上的電壓，與輸入信號(hào)無(wú)關(guān)，達(dá)到柵壓自舉的效果。本次設(shè)計(jì)V_gs保持恒定在1.6 V，當(dāng)輸入信號(hào)為10 kHz時(shí)，對(duì)輸出信號(hào)作DFT分析，可得SFDR為140 dB，達(dá)到設(shè)計(jì)要求。

    設(shè)計(jì)傳輸門(mén)開(kāi)關(guān)時(shí)，使其導(dǎo)通電阻滿足馬鞍曲線，從而補(bǔ)償N管和P管跨導(dǎo)差異，減小開(kāi)關(guān)非線性。本次設(shè)計(jì)PMOS和NMOS的尺寸比為4:1。

2.2 運(yùn)算放大器

    本次設(shè)計(jì)的調(diào)制器共需要四個(gè)運(yùn)算放大器，采用折疊式共源共柵結(jié)構(gòu)，如圖3所示。最終實(shí)現(xiàn)指標(biāo)見(jiàn)表2。

    由于運(yùn)放采用全差分結(jié)構(gòu)，所以輸出共模電平對(duì)MOS管之間匹配比較敏感^[4]。本文采用開(kāi)關(guān)電容共模反饋，使共模輸出電壓穩(wěn)定在0.9 V。

    傳統(tǒng)的4電容共模反饋電路如圖4所示，V_op和V_on為運(yùn)放的輸出端。在φ₁相位，共模參考電壓V_cm與偏置電壓V_bias連接在C1上，在φ₂相位，C1、C2電容發(fā)生電荷共享，產(chǎn)生V_cmfb電壓，即所希望的共模反饋控制電壓。這個(gè)電路的缺點(diǎn)之一是輸出端在φ₁、φ₂相位存在不同負(fù)載電容的切換問(wèn)題，這將影響運(yùn)放的穩(wěn)定性。本文采用的結(jié)構(gòu)如圖5所示。通過(guò)多加入兩個(gè)電容，使得輸出端口在φ₁、φ₂相位具有相同的負(fù)載。此外，這種結(jié)構(gòu)比傳統(tǒng)結(jié)構(gòu)能更快地將共模電壓建立到所希望的值。

2.3 量化器

    在Sigma-Delta調(diào)制器中，比較器的非理想特性受到噪聲傳輸函數(shù)整形作用，所以電路中對(duì)其性能要求不是很高^[5]。由于比較器要在一個(gè)較寬的輸入信號(hào)范圍內(nèi)正常工作，本次設(shè)計(jì)選用了功耗不高且滿足性能要求的邊沿觸發(fā)離散比較器，如圖6所示。

    當(dāng)clk為低電平時(shí)，M7、M10導(dǎo)通，M3、M4關(guān)斷，比較器輸出端Out+、Out-都為低電平，RS鎖存器輸出保持不變，比較器處于復(fù)位階段。當(dāng)clk從低到高跳變時(shí)，M7、M10關(guān)斷，M3、M4導(dǎo)通，A、B通過(guò)M1、M2開(kāi)始放電，放電速度由輸入電壓決定，輸入電壓高對(duì)應(yīng)放電速度快。假設(shè)In+輸入電壓高于In-，則A點(diǎn)放電速度高于B點(diǎn)，最終使A點(diǎn)為低電位，B點(diǎn)為高電位，完成比較功能。本文設(shè)計(jì)的比較器比較精度為0.4 mV，延遲時(shí)間為10.2 ns。

3 數(shù)字濾波器的設(shè)計(jì)

    信號(hào)經(jīng)過(guò)Sigma-Delta調(diào)制器完成帶內(nèi)噪聲整形，再通過(guò)數(shù)字濾波器對(duì)高頻噪聲濾波，并將信號(hào)降采樣至Nyquist頻率。圖7為濾波器整體結(jié)構(gòu)。

3.1 CIC抽取濾波器

    CIC濾波器的z域傳輸函數(shù)為：

    其中D為抽取因子。由于單個(gè)濾波器不能對(duì)噪聲進(jìn)行足夠的抑制，為達(dá)到足夠的衰減，必須采用多個(gè)濾波器級(jí)聯(lián)。對(duì)于L階調(diào)制器，需要采用L+1階CIC濾波器^[6]，本次設(shè)計(jì)采用5階級(jí)聯(lián)CIC濾波器并完成16倍抽取，其z域表達(dá)式為：

    對(duì)應(yīng)的CIC濾波器的實(shí)現(xiàn)框圖如圖8所示。

    該結(jié)構(gòu)由四級(jí)抽取因子為2的相同結(jié)構(gòu)FIR子濾波器級(jí)聯(lián)組成。進(jìn)一步推導(dǎo)子濾波器傳輸函數(shù)：

    采用polyphase結(jié)構(gòu)完成子濾波器設(shè)計(jì)，如圖9所示。該結(jié)構(gòu)先對(duì)信號(hào)進(jìn)行降采樣再濾波，由于更多寄存器工作在降采樣后的時(shí)鐘頻率下，從而降低電路整體功耗。

3.2 CIC補(bǔ)償濾波器

    信號(hào)通過(guò)CIC濾波器后，需級(jí)聯(lián)一個(gè)補(bǔ)償濾波器對(duì)通帶衰減進(jìn)行補(bǔ)償。采用polyphase直接型FIR濾波器轉(zhuǎn)置結(jié)構(gòu)實(shí)現(xiàn)具體設(shè)計(jì)。此外，采用移位加代替乘法器以減少硬件開(kāi)銷。使用Matlab filter builder工具箱，分別設(shè)置通帶波紋和阻帶衰減為0.01 dB和90 dB，得到16階補(bǔ)償濾波器系數(shù)，對(duì)其進(jìn)行CSD編碼，從而減少系數(shù)中1的個(gè)數(shù)，進(jìn)一步降低功耗。

3.3 半帶濾波器

    本文采用半帶濾波器對(duì)信號(hào)進(jìn)行最后一級(jí)的濾波和降采樣。由于半帶濾波器中一半的系數(shù)為0，功耗較低。使用Matlab filter builder工具箱得到126階系數(shù)，并對(duì)其進(jìn)行CSD編碼，同樣采用polyphase直接型FIR濾波器轉(zhuǎn)置結(jié)構(gòu)完成設(shè)計(jì)。

4 ADC整體仿真結(jié)果

    當(dāng)輸入為500 mV@10.625 kHz正弦波時(shí)，調(diào)制器的輸出信噪失真比為96.3 dB。整體ADC的信噪失真比為95.9 dB。

    調(diào)制器的輸出頻譜如圖10所示，ADC的輸出頻譜如圖11所示，ADC的整體版圖如圖12所示。

5 結(jié)論

    本次設(shè)計(jì)基于SMIC 180 nm工藝，實(shí)現(xiàn)了一種應(yīng)用于音頻的16 bit Sigma-Delta ADC。其中調(diào)制器采用mash2-2結(jié)構(gòu)，數(shù)字濾波器采用CIC濾波器、CIC補(bǔ)償濾波器及半帶濾波器級(jí)聯(lián)實(shí)現(xiàn)。仿真結(jié)果表明，該ADC能夠達(dá)到95.9 dB的信噪失真比，有效位數(shù)為15.6 bit，整體功耗約為2.34 mW。

參考文獻(xiàn)

[1] Wu Haijun，Li Bin，Zhang Huabin.A 1.2 V power adaptable 95-to-67 dB DR 2-2 mash delta-sigma ADC with configurable OSR[C].Electron Devices and Solid-State Circuits，Hong Kong，2013：1-2.

[2] Yang Shaojun，Tong Ziquan，Jiang Yueming.The design of a multi-bit sigma-delta ADC modulator[C].International Conference on Measurement，Information and Control，Harbin，2013：280-283.

[3] SCHREIER R，TEMES G C.Understanding delta-sigma data converters[M].New Jersey：Wiley & Sons Inc，2004.

[4] NANCE M，Ericson.High-Temperature，high-resolution A/D conversion using 2nd- and 4th-order cascaded ΣΔ modulation in 3.3 V 0.5 μm SOS-CMOS[D].University of Tennessee，Knoxville，2002.

[5] del Rio R，Medeiro F，Perez-Verdu B，et al.CMOS cascade sigma-delta modulators for sensors and telecom[M].Netherland：Springer Inc，2006.

[6] ALLEN P E，HOLBERG D R.CMOS analog circuit design[M].Oxford University Press Inc，2011.

[7] 陳雷.高精度ΣΔ ADC的研究[D].西安：西北工業(yè)大學(xué)，2006.