0 引言

    ΔΣ調制原理應用到模數轉換器中是由Inose在上世紀六十年代第一次提出^[1]。ΔΣ調制器已經經過了近60年的發展歷程，這一過程中涌現出各種不同的電路及系統設計的方法。基于過采樣及噪聲整形技術的ΔΣ調制器，由于其對模擬電路的性能要求較低，將其應用到現代片上系統（SoC）的模數轉換接口中成為一個很好的選擇。在ΔΣ調制器設計中需要考慮許多實際設計的問題及各電路指標的折中以優化其功耗、速度、面積及精度等。近年來ΔΣ調制器成為國內外研究的熱點，各種不同設計方法及新的結構層出不窮，而其中集成電路工藝尺寸的降低成為其發展的主要推動力。

    隨著工藝的演進及設計方法的完善，連續型ΔΣ調制器的性能指標逐步提升。連續型ΔΣ調制器的積分器是由運放、電阻、電容構成的連續時間積分。相較于利用開關電容電路的離散型ΔΣ調制器，其采樣速率和能效能夠達到更高，可以應用到無線通信等這些對模數轉換器帶寬具有較高需求的地方。同時其輸入處是電阻，因此降低了對外部信號驅動能力的要求。本文將從兩個部分對其原理發展趨勢進行闡述。第一部分主要闡述連續型ΔΣ調制器的基本原理及結構。第二部分主要分析了近年不同連續型ΔΣ調制器的設計。最后總結了連續型ΔΣ調制器設計的趨勢及挑戰。

1 連續型ΔΣ調制器原理及基本結構

    連續型ΔΣ調制器的工作原理中主要包含了兩個信號處理的方法：過采樣和量化噪聲整形。通過以上兩個方法可以降低調制器帶內的噪聲從而達到提高ΔΣ調制器精度的目的。過采樣技術是通過比奈奎施特頻率大過采樣率倍（OSR）的高速采樣頻率，從而實現了帶內量化噪聲的降低。對于連續型時間ΔΣ調制器，其將采樣模塊移到了量化器處，由于量化器處對信號精度要求較低，從而通過量化器高速采樣可以實現更大的調制器帶寬。量化噪聲整形技術是通過積分器和反饋數模轉換器（DAC）構成的反饋系統，實現對量化噪聲的整形過程，壓低調制器的帶內噪聲。連續型ΔΣ調制器的噪聲整形函數是連續域的傳輸函數，是通過連續型積分器來實現。

    連續型ΔΣ調制器的基本結構如圖1所示，其由連續積分器構成的環路濾波函數H(s)、量化器、反饋DAC構成。這些不同的模塊受到電路非理想特性或非線性的影響。積分器中由于運放的有限增益和帶寬、有限擺幅等問題，在理想1/s傳輸函數中引入零極點。在反饋過程中，通過DAC進行信號重建，這將對整個調制器的行為有很大影響。不同的DAC反饋信號波形，對應有不同的傳輸函數^[2]。同時反饋DAC中非理想因素如非線性、時鐘抖動等也會對ΔΣ調制器的性能產生很大影響^[3]，量化器則受到非線性、比較器亞穩態等非理想特性的影響。以上因素都需要在行為模型的建立和仿真中進行考慮，以根據指標要求，選擇合適的ΔΣ調制器結構。

2 連續型ΔΣ調制器分類

2.1 傳統結構的連續型ΔΣ調制器

    傳統結構的連續型ΔΣ調制器在系統上基本由RC積分器、反饋DAC及量化器構成。通過優化不同模塊以得到更好的性能。

    量化器在高采樣率下，其功耗增長占整個芯片功耗的較大部分，為了降低其功耗，通過使用SAR ADC作為調制器中的量化器可以有效降低量化器的功耗。同時SAR ADC可以實現更高的精度，從而提高整個調制器的精度^[4-5]。圖2給出了SAR ADC作為量化器的ΔΣ調制器結構。從圖中可以看到，通過較高精度的異步SAR ADC提高量化器位數。相比于運用Flash ADC作為傳統量化器的ΔΣ調制器，其只用了單個比較器，可以大量地節省量化器的功耗和面積。針對量化器功耗的優化，還有很多其他文章提出了其各自的新型結構^[6]。

    反饋DAC引入的非理想因素將會直接進入信號通路，從而對ΔΣ調制器性能產生直接的影響。為了降低DAC的非理想特性，通過使用開關電容反饋可以有效降低時鐘抖動的影響^[7-8]。圖3為開關電容結構可以作為反饋DAC的一個單元。由于開關電容放電的電流是以指數形式遞減，當存在時鐘抖動時，其反饋到回信號通路的誤差較小，因此降低了時鐘抖動的影響。同時由于電容型DAC的匹配性比電流舵型DAC好，其線性度也有提高。

    積分器中含有運放，這是整個ΔΣ調制器中功耗最大的部分。在濾波器環路中，可以通過使用無源RC濾波器^[9]，或者使用單個運放實現雙階的濾波器^[10]來減少運放數量，以達到降低功耗的目的。相應電路如圖4所示，圖4(a)中給出了一個單放大器的雙二階網絡。從電路的拓撲結構中可以看到，通過單個運放可以實現兩個極點，從而達到實現兩階的效果，這樣可以省去一個運放。而圖4(b)中更是將運放全部去掉，只剩下RC網絡，通過無源網絡實現濾波，這樣可以達到極低的功耗。

2.2 帶數字校正的連續型ΔΣ調制器

    雖然模擬電路的優化設計可以帶來更低功耗的ΔΣ調制器，但模擬電路會受到更多非理想因素的影響。為了降低這些影響，數字校正技術得到了更多的關注與應用。

    在連續型ΔΣ調制器中，除了傳統結構中的模塊，還加入數字校正模塊，從而可以降低對模擬模塊的要求。圖5所示為通過在反饋環路中應用可替代的輔助型DAC，提高了反饋DAC的線性度。DAC中每個單位電流源的失配都通過基于二進制測試信號的互相關性進行數字域的估計，然后將估計結果存儲到查找表中，用于校正輸出數字信號^[11]。由于其數字校正過程是在模擬環路之中，因此數字域不需要額外精確的誤差傳輸函數，這種校正方式可以減小功耗，不需要模擬電路與數字電路進行匹配，降低電路速度要求，且提升電路穩定性。通過這一數字校正系統，連續型ΔΣ調制器的諧波性能得以提升。相比于傳統的動態元件匹配的線性化技術，其可以工作在較低的過采樣率下，同時不引入額外的環路延時。

2.3 基于壓控振蕩器的連續型ΔΣ調制器

    隨著深亞微米工藝技術的發展，時域ADC的精度得以提高，其中VCO可以將電壓轉換為時域信號，通過簡單的數字電路即可將轉換的時域信號轉換為數字信號，同時在轉換過程中VCO本身具有一階積分的特性。由于VCO中具有較多的數字電路，因此基于VCO的連續型ΔΣ調制器更適應于先進CMOS制造技術的發展。

    圖6所示是利用VCO作為一階積分器，以替換由RC運放構成的有源積分器^[12]。其中VCO1的時域輸出信號通過控制電荷泵開關來實現其前饋支路系數和到下一級的系數。前饋電阻R₃用于降低VCO和CCO的信號輸入幅度，以提高其線性度。最后通過RC運放構成的積分器，提供一個虛擬地以利于該點電流的求和。利用VCO和CCO的一階積分特性，可以實現近乎理想的一階積分函數，從而避免了因運放非理想特性引入的零極點偏差。同時在先進工藝下，基于VCO的連續型ΔΣ調制器能夠實現更大的帶寬。

3 連續型ΔΣ調制器發展的趨勢及挑戰

    從以上所作的綜述中可以看出，連續型ΔΣ調制器的研究主要集中在各個模塊的性能改善以及隨著CMOS制造工藝的進步，設計中越來越多地使用數字模塊，以降低對模擬模塊性能指標的要求。這些新的電路技術的提出與改進，其主要目的都集中在提高連續型ΔΣ調制器的帶寬及能效。這也是連續型ΔΣ調制器以后發展的趨勢。而隨著更多數字模塊的運用，產生了相應的新的問題。一方面數字模塊的增多，使得數字信號對模擬模塊的影響加大，模擬模塊性能得不到相應的提高。另一方面數字模塊與模擬模塊接口變得復雜，使得設計復雜度增加。對于基于VCO的連續型ΔΣ調制器，VCO的線性度不佳，這將出現新的問題需要解決。

4 結論

    本文總結了近年來在連續型ΔΣ調制器設計上的發展情況，這些新技術的提出解決了連續型ΔΣ調制器所遇到的DAC非線性、量化器功耗較大、運放非理想特性引入的多個零極點問題。讓連續型ΔΣ調制器的帶寬提高，同時降低了整個電路的功耗，這將有利于拓展連續型ΔΣ調制器應用范圍。

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