0 引言

    窄波束高頻地波雷達用來探測海洋的風場、浪場、流場、海上移動船艦以及低空飛行目標，其分辨能力主要靠龐大的窄波速天線來決定。而寬波速高頻地波雷達，由于其天線陣列簡單，造價低，占地面積小，其對目標的分辨主要靠算法來提高，如單極子/交叉環天線^[1-3]，由于單極子/交叉環天線是一種小口徑的寬波束天線，海流與目標的定向往往通過超分辨算法(如MUSIC算法^[4])來實現，因此需要對雷達接收機進行通道校準，也需要進一步檢驗雷達系統設備的可靠性與算法的準確性。對設計制造完成的雷達，要進行大量的對比試驗來對雷達進行校準，驗證雷達的功能，并且根據結果調節反饋參數以及改進算法，全部采用實物對比實驗需要耗費大量的人力物力，并且調試周期較長。近年來也出現過雷達應答器的研制，適用高頻雷達應答器的研究比較少且技術還不成熟。例如高頻地波雷達應答器^[5]主要應用于高頻地波雷達，由模擬電路實現，它將接收到的雷達信號解調后經延時器芯片延時，再將延時后的信號調制還原成雷達信號，并且通過收發控制脈沖實現收發分時共用。它在一定程度上實現了接收機的通道校準和模擬目標回波的功能，但也存在自身固有的缺陷：(1)采用延時器對接收信號進行延時后發射，使得發射信號能夠越過接收機的接收盲區，從而模擬目標距離對回波信號的影響，不能靈活方便地控制延時時間；(2)設計中引入了與發射信號不同步的時鐘源，影響了回波信號與接收機本征信號相干性，從而引起相位擾動，導致相位無法校準；(3)設計中沒有加入準確的多普勒信息，無法模擬目標的運動速度。又如高頻地波雷達應答器的設計^[6]，與前者的結構類似，性能方面沒有較大的提高。

    為了更好地模擬目標回波，實現雷達接收機通道校準和雷達系統設備與算法的檢驗，一些文獻提出了基于DDS的雷達應答器，其設計思路主要為：已知雷達信號的波形參數，當檢測到雷達信號時，用DDS產生已知波形參數的雷達信號并加入延時和多普勒信息后發射出去，從而模擬目標的距離及運動速度，實現雷達接收機的通道校準和算法檢驗。基于DDS的雷達應答器利用FPGA實現頻率檢測部分和系統控制部分，能夠靈活地設置雷達信號的延時時間和改變多普勒信息，從而更好地模擬目標的距離及運動速度。但它需要知道雷達信號的波形參數，只能用于特定雷達，應用范圍受到限制；并且用DDS產生的模擬回波信號的時鐘源和雷達發射信號的時鐘源不是同一個時鐘源，因此模擬回波信號與發射信號的不相干性會引起相位擾動而導致無法對接收機的相位進行校準，從而無法對雷達接收機進行精確的通道校準。

    針對上述問題，設計出了一種全數字高頻雷達應答器，主要用于高頻雷達系統。全數字高頻雷達應答器采用全數字處理與控制模式，利用基于FPGA的FFT滑窗對雷達發射信號進行頻率檢測，能比較準確地定位雷達發射信號的到達時刻，同步觸發全數字高頻雷達應答器進行接收，從而可以準確地計算應答器的發射信號在雷達接收時間段內的延時范圍，效率較高；利用FPGA中的RAM存儲數字化地控制延時時間，且延時時間只受接收機接收時間段限制，一個幀周期內的延時相等，當前幀周期內的延時時間與前一幀周期內的延時相差一個常量，從而在接收信號中加入多普勒信息，因此不僅可以靈活地模擬目標的距離信息，還能模擬目標的運動速度，能很好地檢驗雷達系統設備的可靠性與算法的準確性；全數字高頻雷達應答器與雷達的同步效果很好，沒有引入其他頻率時鐘源，能較好地對接收通道進行幅度和相位校準，并且不需要知道雷達信號的波形參數，在一定程度上擴大了其應用范圍和增加了應用的靈活性，并且將接收到的雷達信號進行存儲主要為最大限度地保證應答器發射信號與原信號的相干性，從而能夠對接收機通道的相位進行校準。它采用全數字模式，結構簡單，易于控制和實現，體積小，易便攜，很好地實現了接收機通道校準和雷達系統設備與算法的檢驗。

1 模擬目標距離與運動速度

    高頻地波雷達一般采用線性調頻中斷連續波（FMICW）波形體制，線性調頻雷達發射一個具有一定重復周期T的線性調頻余弦信號，在一個發射周期內發射信號的表達式為：

    雷達應答器為模擬目標回波，需要發射一個信號與S_r(t)相同，或發射的信號與雷達接收機本征信號混頻后與S_Δ(t)相同。因此，雷達應答器為模擬雷達回波的延時特性(即目標的距離)，只需要將接收到的雷達信號延時一定時間后發射即可。

    雷達應答器模擬多普勒頻率(即目標的運動速度)：線性調頻體制的雷達一般使用2次傅里葉變換求回波的多普勒頻譜，在每一次線性調頻掃頻周期內對中頻信號采樣并進行傅里葉變換，稱這一傅里葉變換為第一次傅里葉變換，目的是提取目標的距離信息；將第一次傅里葉變換結果的幅度按同一頻率（同一距離元）按時間先后排列，得到第二次抽樣信號，對第二次抽樣信號進行傅里葉變換，即得到該距離元上目標的多普勒譜。進行這一處理的前提條件是式(3)中的多普勒頻率Δω遠小于單位距離元造成的頻移2ατ，這意味著在一次線性調頻掃頻周期內，Δωt可以認為是一個常量，每增加一個線性調頻周期，由多普勒頻移導致的接收信號相位增加值為Δφ=ΔωT。因此，如果能產生一個信號，它使混頻信號式(3)在每一線性調頻周期增加一個固定相位值ΔωT，且Δω遠小于2ατ，雷達應答器就實現了模擬回波多普勒頻移的功能[7]。

2 全數字高頻雷達應答器的硬件系統

    全數字高頻雷達應答器主要包括頻率檢測模塊、存儲延時模塊、接收模塊、發射模塊、收發開關。頻率檢測模塊為基于FPGA的FFT滑窗頻率檢測，存儲延時模塊為基于FGPA的RAM存儲延時，接收模塊主要由帶通濾波電路與ADC采樣電路組成，發射模塊主要由DAC數/模轉換電路與功率放大電路組成，其系統結構框圖如圖1所示。

3 全數字高頻雷達應答器的信號處理

    頻率檢測模塊與存儲延時模塊為全數字高頻雷達應答器的核心。頻率檢測模塊為基于FPGA的1 024點FFT滑窗頻率檢測，窗的大小為512點，其功能類似于頻譜監測。由于高頻地波雷達一般采用線性調頻中斷連續波（FMICW）波形體制，其發射期與接收期由開關控制脈沖控制，且為不同的時間段。因此雷達應答器需要準確地判斷雷達信號的到達時刻，從而將接收信號延時后發射的信號能在雷達接收機的接收期內，頻率檢測模塊能比較準確地定位雷達發射信號的到達時刻，同步觸發全數字高頻雷達應答器進行接收，從而可以準確地計算應答器的發射信號在雷達接收時間段內的延時范圍，效率較高。

    系統工作時的時序如圖2所示，工作于接收和發射兩個狀態，初始狀態為接收。在接收時，發射控制脈沖TP為低電平，控制收發開關使天線與接收模塊接通而與發射模塊斷開，接收模塊開始對來自天線的接收信號進行帶通濾波和采樣。此時從16位ADC采樣電路輸出的數字信號進入頻率檢測模塊，頻率檢測模塊中的RAM1對接收信號進行存儲，頻率檢測模塊中的RAM1為1 536×16 bit，信號的采樣頻率為40.96 MHz，RAM1的存儲時鐘也為40.96 MHz。將采樣輸出的信號由低地址（起始地址）到高地址（結束地址）循環存入RAM1，最多存入1 024+512點的16 bit數據，RAM1存滿后存儲地址回到起始地址，新的數據從起始地址開始存入RAM1并覆蓋之前存入的數據，第一次存入1 024個的數據時會產生一個脈沖信號fft_trigger，表示觸發1 024點FFT處理，隨后每存入512個數據都會產生一個脈沖信號fft_trigger，表示將前一時刻512個數據與當前時刻新的512個數據組成新的1 024個數據，觸發1 024點FFT處理。FFT輸入時鐘為327.68 MHz，進行1 024點FFT時需要1 024×3個FFT時鐘周期，當存儲點數達到1 024個時，開始將數據由低地址到高地址輸入FFT模塊，由于FFT模塊的處理速度為數據采樣速度的8倍，因此從數據開始進入FFT模塊到FFT變換輸出全部結果只需要384個采樣周期，也為384個RAM1存儲周期。此時只存入了1 024+384個點的數據，因此1 024點的FFT能在RAM存滿前完成，達到了實時處理的效果，便于對FFT處理后的信號頻譜進行分析以決定是否進入存儲延時模塊：如果接收的信號頻譜中特定頻率（雷達發射信號頻率）信號的幅度大于門限值，則進入存儲延時模塊；如果接收的信號頻譜中特定頻率信號的幅度小于門限值，則等待fft_trigger信號并在fft_trigger的上升沿將RAM1中從第512個地址開始將數據送入FFT模塊。繼續對新的1 024點FFT處理后的信號頻譜進行分析，以決定是否進入存儲延時模塊，如此進行512點滑窗直到信號頻譜中特定頻率信號的幅度大于門限值。此時產生一個脈沖信號above_thr，在above_thr上升沿產生一個脈沖信號r_trigger，表明接收到了雷達的發射信號，進入存儲延時模塊開始存儲數據。存儲延時模塊中的RAM2的寫地址遞增記為Ain，當頻率檢測模塊檢測到的特定頻率信號幅度小于門限值時產生一個脈沖信號below_thr，表明結束存儲。此時發射控制脈沖TP為高電平，控制收發開關使天線與發射模塊接通而與接收模塊斷開，準備發射。

    在發射時，將存儲的信號進行一定延時后發射，利用存儲延時模塊的RAM2存入和讀出接收信號時本身是對信號進行確定時間的延時，也可根據實際需要再加入額外的延時，一個幀周期內的延時相等，當前幀周期內的延時時間與前一幀周期內的延時相差一個常量從而加入多普勒信息。延時完成后會產生一個脈沖信號t_trigger，表示觸發發射并開始從RAM2中讀出數據依次發射出去，信號通過發射模塊的DAC模/數轉換電路和功率放大電路經天線發射，發射時，存儲延時模塊中的RAM2的讀地址遞增記為Aout，當Aout=Ain-512時，TP變為低電平，控制收發開關使天線與接收模塊接通而與發射模塊斷開，進入接收狀態，如此循環往復。

4 全數字高頻雷達應答器的程序設計

    系統程序設計的流程圖如圖3所示。系統上電后開始初始化，此時TP為低電平，系統工作在接收狀態，接收模塊開始工作并將ADC采樣輸出的數據存入頻率檢測模塊中的RAM1，此時只需檢測fft_trigger信號的上升沿：如果沒有檢測到fft_trigger信號的上升沿則繼續等待，如果檢測到fft_trigger信號的上升沿則開始進行FFT變換。對FFT結果進行分析，如果特定頻率信號幅度小于門限值則繼續進行1 024點滑窗FFT變換，如果特定頻率信號幅度大于門限值則存儲延時模塊開始工作，存儲延時模塊中的RAM2開始對數據進行存儲。存儲過程中如果檢測到特定頻率信號幅度小于門限值則存儲結束進入延時階段，此時TP變為高電平準備發射，延時完成后開始發射，發射完成后系統重新進入接收狀態。

5 實測結果

    全數字高頻雷達應答器在現場實驗中取得了較好的效果，能很好地模擬目標的距離和運動速度，進而實現了接收機通道校準和雷達系統設備與算法的檢驗。現場實驗中，由于雷達應答器的方位角與距離已知，雷達接收機接收到雷達應答器發射的信號后經信號處理得出應答器模擬目標的測試方位角，將測試方位角與實際方位角對比即可對雷達接收機通道在該方向進行校準。為了校準接收機的所有測試方向，需要將雷達應答器在雷達360°的方位上移動。同樣應答器模擬的目標距離和速度信息已知，雷達接收機接收到雷達應答器發射的信號后經信號處理得出應答器模擬目標的測試距離與測試速度，將其與實際的模擬目標的距離和速度對比即可檢驗雷達系統設備的可靠性與算法的準確性。圖4為現場實驗得到的二維距離多普勒譜圖，圖5為現場實驗得到的多普勒譜圖。由圖4和圖5可見，在第8個距離元(即20 km)處出現目標信號，此信號為雷達應答器所模擬的目標回波信號，信號的信噪比約為15 dB，經信號處理后可以得到此模擬目標的方位角、距離和運動速度，將其與實際設定的方位角、距離和運動速度對比即可對雷達接收機進行通道校準，也可以進一步檢驗雷達系統設備的可靠性與算法的準確性。

6 結論

    全數字高頻雷達應答器采用基于FPGA的全數字處理與控制模式，不僅可以靈活地模擬目標的距離信息，還能模擬目標的運動速度，能很好地檢驗雷達系統設備的可靠性與算法的準確性。它與雷達的同步效果很好，沒有引入其他頻率時鐘源，能較好地對接收通道進行幅度和相位校準，并且不需要知道雷達信號的波形參數，在一定程度上擴大了其應用范圍，增加了應用的靈活性，并且將接收到的雷達信號進行存儲主要為最大限度地保證應答器發射信號與原信號的相干性，從而能夠對接收機通道的相位進行校準。

參考文獻

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